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参数资料
| 型号： | C8051F019-GQR |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 12/154页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU 16K FLASH 48TQFP |
| 产品培训模块： | Serial Communication Overview |
| 标准包装： | 500 |
| 系列： | C8051F018 |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 25MHz |
| 连通性： | SMBus（2 线/I²C），SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，温度传感器，WDT |
| 输入/输出数： | 16 |
| 程序存储器容量： | 16KB（16K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 1.25K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 2.8 V ~ 3.6 V |
| 数据转换器： | A/D 8x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 48-TQFP |
| 包装： | 带卷 (TR) |
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C8051F018
C8051F019
in an “off-line” state.
In a multiple-master environment, the system controller should check the state of the
SLVSEL flag (SPI0CN.2) to ensure the bus is free before setting the MSTEN bit and initiating a data transfer.
15.3.
Serial Clock Timing
As shown in Figure 15.4, four combinations of serial clock phase and polarity can be selected using the clock
control bits in the SPI Configuration Register (SPI0CFG). The CKPHA bit (SPI0CFG.7) selects one of two clock
phases (edge used to latch the data). The CKPOL bit (SPI0CFG.6) selects between an active-high or active-low
clock. Both master and slave devices must be configured to use the same clock phase and polarity. Note: the SPI
should be disabled (by clearing the SPIEN bit, SPI0CN.0) while changing the clock phase and polarity.
The SPI Clock Rate Register (SPI0CKR) as shown in Figure 15.7 controls the master mode serial clock frequency.
This register is ignored when operating in slave mode.
Figure 15.4. Data/Clock Timing Diagram
SCK
(CKPOL = 0, CKPHA = 0)
SCK
(CKPOL = 1, CKPHA = 0)
SCK
(CKPOL = 1, CKPHA = 1)
SCK
(CKPOL = 0, CKPHA = 1)
MSB
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
LSB
MISO/MOSI
NSS
109
Rev. 1.2
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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