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参数资料
| 型号： | C8051F310DK |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 10/228页 |
| 文件大小： | 0K |
| 描述： | DEV KIT FOR C8051F310/F311 |
| 标准包装： | 1 |
| 类型： | MCU |
| 适用于相关产品： | Silicon Laboratories C8051、F310、311 MCU |
| 所含物品： | 评估板，电源，USB 线缆，适配器和文档 |
| 产品目录页面： | 626 (CN2011-ZH PDF) |
| 相关产品： | C8051F311-GMR-ND - IC 8051 MCU 16K FLASH 28MLP C8051F310-GQR-ND - IC 8051 MCU 16K FLASH 32LQFP 336-1254-ND - IC 8051 MCU 16K FLASH 28MLP 336-1252-ND - IC 8051 MCU 16K FLASH 32LQFP |
| 其它名称： | 336-1253 |
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Rev. 1.7
107
C8051F310/1/2/3/4/5/6/7
any other reset source. For example, if the VDD monitor is enabled and a software reset is performed, the
VDD monitor will still be enabled after the reset.
Important Note: The VDD monitor must be enabled before it is selected as a reset source. Selecting the
VDD monitor as a reset source before it is enabled and stabilized may cause a system reset. The proce-
dure for configuring the VDD monitor as a reset source is shown below:
Step 1. Enable the VDD monitor (VDMEN bit in VDM0CN = ‘1’).
Note: This delay should be omitted if software contains routines that erase or write Flash
memory.
Step 3. Select the VDD monitor as a reset source (PORSF bit in RSTSRC = ‘1’).
See Figure 9.2 for VDD monitor timing; note that the reset delay is not incurred after a VDD monitor reset.
SFR Definition 9.1. VDM0CN: VDD Monitor Control
Bit7:
VDMEN: VDD Monitor Enable.
This bit is turns the VDD monitor circuit on/off. The VDD Monitor cannot generate system
resets until it is also selected as a reset source in register RSTSRC (Figure 9.2). The VDD
Monitor must be allowed to stabilize before it is selected as a reset source. Selecting the
VDD monitor as a reset source before it has stabilized may generate a system reset.
0: VDD Monitor Disabled.
1: VDD Monitor Enabled.
Bit6:
VDD STAT: VDD Status.
This bit indicates the current power supply status (VDD Monitor output).
0: VDD is at or below the VDD monitor threshold.
1: VDD is above the VDD monitor threshold.
Bits5–0: Reserved. Read = Variable. Write = don’t care.
R/W
R
Reset Value
VDMEN
VDDSTAT Reserved Reserved Reserved Reserved Reserved Reserved
Variable
Bit7
Bit6
Bit5
Bit4
Bit3
Bit2
Bit1
Bit0
SFR Address:
0xFF
9.3.
External Reset
The external RST pin provides a means for external circuitry to force the device into a reset state. Assert-
ing an active-low signal on the RST pin generates a reset; an external pullup and/or decoupling of the RST
pin may be necessary to avoid erroneous noise-induced resets. See Table 9.1 for complete RST pin spec-
ifications. The PINRSF flag (RSTSRC.0) is set on exit from an external reset.
相关PDF资料 |
PDF描述 |
|---|---|
| C8051F226DK | DEV KIT F220/221/226/230/231/236 |
| 0210490764 | CABLE JUMPER 1.25MM .305M 7POS |
| GEM12DTMD-S189 | CONN EDGECARD 24POS R/A .156 SLD |
| AIRD-03-821K | INDUCTOR PWR DRUM CORE 820UH |
| AIRD-03-681K | INDUCTOR PWR DRUM CORE 680UH |
相关代理商/技术参数 |
参数描述 |
|---|---|
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