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参数资料
| 型号： | C8051F920-GM |
| 厂商： | Silicon Laboratories Inc |
| 文件页数： | 61/330页 |
| 文件大小： | 0K |
| 描述： | IC 8051 MCU 32K FLASH 32-QFN |
| 产品培训模块： | C8051F9xx Lower Power MCUs Serial Communication Overview |
| 视频文件： | Designing for Low Power Operation |
| 特色产品： | C8051F91x/0x MCU Series Development Kit |
| 标准包装： | 73 |
| 系列： | C8051F9xx |
| 核心处理器： | 8051 |
| 芯体尺寸： | 8-位 |
| 速度： | 25MHz |
| 连通性： | SMBus（2 线/I²C），SPI，UART/USART |
| 外围设备： | 欠压检测/复位，POR，PWM，温度传感器，WDT |
| 输入/输出数： | 24 |
| 程序存储器容量： | 32KB（32K x 8） |
| 程序存储器类型： | 闪存 |
| RAM 容量： | 4.25K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 0.9 V ~ 3.6 V |
| 数据转换器： | A/D 23x10b |
| 振荡器型： | 内部 |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 32-VFQFN 裸露焊盘 |
| 包装： | 托盘 |
| 产品目录页面： | 625 (CN2011-ZH PDF) |
| 配用： | 336-1473-ND - KIT DEV C8051F920,F921,F930,F931 |
| 其它名称： | 336-1470 |
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Rev. 1.4
153
C8051F93x-C8051F92x
13.5. Flash Write and Erase Guidelines
Any system which contains routines which write or erase Flash memory from software involves some risk
that the write or erase routines will execute unintentionally if the CPU is operating outside its specified
operating range of VDD, system clock frequency, or temperature. This accidental execution of Flash modi-
fying code can result in alteration of Flash memory contents causing a system failure that is only recover-
able by re-Flashing the code in the device.
To help prevent the accidental modification of Flash by firmware, the VDD Monitor must be enabled and
enabled as a reset source on C8051F92x-C8051F93x devices for the Flash to be successfully modified. If
either the VDD Monitor or the VDD Monitor reset source is not enabled, a Flash Error Device Reset
will be generated when the firmware attempts to modify the Flash.
The following guidelines are recommended for any system that contains routines which write or erase
Flash from code.
13.5.1. VDD Maintenance and the VDD Monitor
1. If the system power supply is subject to voltage or current "spikes," add sufficient transient
protection devices to the power supply to ensure that the supply voltages listed in the Absolute
Maximum Ratings table are not exceeded.
2. Make certain that the maximum VBAT ramp time specification of 3 ms is met. This specifica-
tion is outlined in Table 4.4 on page 59. On silicon revision F and later revisions, if the system
cannot meet this rise time specification, then add an external VDD brownout circuit to the RST
pin of the device that holds the device in reset until VDD reaches the minimum device operat-
ing voltage and re-asserts RST if VDD drops below the minimum device operating voltage.
3. Keep the on-chip VDD Monitor enabled and enable the VDD Monitor as a reset source as
early in code as possible. This should be the first set of instructions executed after the Reset
Vector. For C-based systems, this will involve modifying the startup code added by the 'C'
compiler. See your compiler documentation for more details. Make certain that there are no
delays in software between enabling the VDD Monitor and enabling the VDD Monitor as a
reset source. Code examples showing this can be found in “AN201: Writing to Flash from
Firmware," available from the Silicon Laboratories web site.
Notes:
On C8051F93x-C8051F92x devices, both the VDD Monitor and the VDD Monitor reset source
must be enabled to write or erase Flash without generating a Flash Error Device Reset.
On C8051F93x-C8051F92x devices, both the VDD Monitor and the VDD Monitor reset source
are enabled by hardware after a power-on reset.
4. As an added precaution, explicitly enable the VDD Monitor and enable the VDD Monitor as a
reset source inside the functions that write and erase Flash memory. The VDD Monitor enable
instructions should be placed just after the instruction to set PSWE to a '1', but before the
Flash write or erase operation instruction.
5. Make certain that all writes to the RSTSRC (Reset Sources) register use direct assignment
operators and explicitly DO NOT use the bit-wise operators (such as AND or OR). For exam-
ple, "RSTSRC = 0x02" is correct, but "RSTSRC |= 0x02" is incorrect.
6. Make certain that all writes to the RSTSRC register explicitly set the PORSF bit to a '1'. Areas
to check are initialization code which enables other reset sources, such as the Missing Clock
Detector or Comparator, for example, and instructions which force a Software Reset. A global
search on "RSTSRC" can quickly verify this.
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| C8051F920-GMR | 功能描述:8位微控制器 -MCU 32KB 10ADC MCU LEAD FREE RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| C8051F920-GQ | 功能描述:8位微控制器 -MCU 32KB 10ADC MCU LEAD FREE RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| C8051F920-GQR | 功能描述:8位微控制器 -MCU 32KB 10ADC MCU LEAD FREE RoHS:否 制造商:Silicon Labs 核心:8051 处理器系列:C8051F39x 数据总线宽度:8 bit 最大时钟频率:50 MHz 程序存储器大小:16 KB 数据 RAM 大小:1 KB 片上 ADC:Yes 工作电源电压:1.8 V to 3.6 V 工作温度范围:- 40 C to + 105 C 封装 / 箱体:QFN-20 安装风格:SMD/SMT |
| C8051F921 | 制造商:SILABS 制造商全称:SILABS 功能描述:25 MIPS, 8 kB Flash, Ultra Low Power, Capacitive Sensing MCU |
| C8051F921-F-GM | 制造商:Silicon Laboratories Inc 功能描述:32KB,10ADC,24PIN MCU - Rail/Tube 制造商:Silicon Laboratories Inc 功能描述:MCU 32KB FLASH 10BIT ADC 24QFN |
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