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参数资料
| 型号： | CAT25128XI |
| 厂商： | ON Semiconductor |
| 文件页数： | 4/20页 |
| 文件大小： | 0K |
| 描述： | IC EEPROM 128KB SPI SER 8SOIC |
| 标准包装： | 94 |
| 格式 - 存储器： | EEPROMs - 串行 |
| 存储器类型： | EEPROM |
| 存储容量： | 128K (16K x 8) |
| 速度： | 10MHz |
| 接口： | SPI 3 线串行 |
| 电源电压： | 1.8 V ~ 5.5 V |
| 工作温度： | -40°C ~ 85°C |
| 封装/外壳： | 8-SOIC（0.209"，5.30mm 宽） |
| 供应商设备封装： | 8-SOIC |
| 包装： | 管件 |
CAT25128
Table 6. A.C. CHARACTERISTICS ? MATURE PRODUCT
(T A = ? 40 ° C to +85 ° C (Industrial) and T A = ? 40 ° C to +125 ° C (Extended).) (Notes 6, 9)
V CC = 1.8 V ? 5.5 V / ? 40 5 C to +85 5 C
V CC = 2.5 V ? 5.5 V / ? 40 5 C to +125 5 C
V CC = 2.5 V ? 5.5 V
? 40 5 C to +85 5 C
Symbol
f SCK
Parameter
Clock Frequency
Min
DC
Max
5
Min
DC
Max
10
Units
MHz
t SU
t H
t WH
t WL
t LZ
t RI (Note 7)
t FI (Note 7)
t HD
t CD
t V
t HO
t DIS
t HZ
t CS
t CSS
t CSH
t CNS
t CNH
t WPS
t WPH
t WC (Note 8)
Data Setup Time
Data Hold Time
SCK High Time
SCK Low Time
HOLD to Output Low Z
Input Rise Time
Input Fall Time
HOLD Setup Time
HOLD Hold Time
Output Valid from Clock Low
Output Hold Time
Output Disable Time
HOLD to Output High Z
CS High Time
CS Setup Time
CS Hold Time
CS Inactive Setup Time
CS Inactive Hold Time
WP Setup Time
WP Hold Time
Write Cycle Time
40
40
75
75
0
10
0
140
30
30
20
20
10
100
50
2
2
75
50
100
5
20
20
40
40
0
10
0
70
15
15
15
15
10
60
25
2
2
40
20
25
5
ns
ns
ns
ns
ns
m s
m s
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
ms
6. AC Test Conditions:
Input Pulse Voltages: 0.3 V CC to 0.7 V CC
Input rise and fall times: ≤ 10 ns
Input and output reference voltages: 0.5 V CC
Output load: current source I OL max /I OH max ; C L = 50 pF
7. This parameter is tested initially and after a design or process change that affects the parameter.
8. t WC is the time from the rising edge of CS after a valid write sequence to the end of the internal write cycle.
9. All Chip Select (CS) timing parameters are defined relative to the positive clock edge (Figure 2). t CSH timing specification is valid
for die revision D and higher. The die revision D is identified by letter “D” or a dedicated marking code on top of the package. For
previous product revision (Rev.C) the t CSH is defined relative to the negative clock edge.
Table 7. POWER ? UP TIMING (Notes 7, 10)
Symbol
t PUR
t PUW
Power ? up to Read Operation
Power ? up to Write Operation
Parameter
Max
1
1
Units
ms
ms
10. t PUR and t PUW are the delays required from the time V CC is stable until the specified operation can be initiated.
http://onsemi.com
4
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PDF描述 |
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