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参数资料
| 型号： | CDB5368 |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 10/19页 |
| 文件大小： | 0K |
| 描述： | BOARD EVAL FOR CS5368 192KHZ ADC |
| 标准包装： | 1 |
| ADC 的数量： | 1 |
| 位数： | 24 |
| 采样率（每秒）： | 192k |
| 数据接口： | 串行 |
| 输入范围： | ±0.3 V |
| 工作温度： | -40°C ~ 85°C |
| 已用 IC / 零件： | CS5368 |
| 已供物品： | 板，线缆 |
| 产品目录页面： | 756 (CN2011-ZH PDF) |
| 相关产品： | CS5368-DQZ-ND - IC ADC 8CH 114DB 216KHZ 48-LQFP CS5368-CQZR-ND - IC ADC 8CH 114DB 216KHZ 48-LQFP 598-1090-ND - IC ADC 8CH 114DB 216KHZ 48-LQFP |
| 其它名称： | 598-1157 |
18
DS624F4
CS5368
SWITCHING SPECIFICATIONS - CONTROL PORT - SPI TIMING
Inputs: Logic 0 = DGND, Logic 1 = VLC, CDOUT CL = 30 pF
Notes:
1.
Data must be held for sufficient time to bridge the transition time of CCLK.
2.
For fsck <1 MHz
Figure 6. SPI Timing
Parameter
Symbol
Min
Max
Units
CCLK Clock Frequency
fsck
06.0
MHz
RST Rising Edge to CS Falling
tsrs
20
-
ns
CS Falling to CCLK Edge
tcss
20
CS High Time Between Transmissions
tcsh
1.0
μs
CCLK Low Time
tscl
66
ns
CCLK High Time
tsch
66
CDIN to CCLK Rising Setup Time
tdsu
40
CCLK Rising to DATA Hold Time
tdh
15
CCLK Falling to CDOUT Stable
tpd
-
50
Rise Time of CDOUT
tr1
25
Fall Time of CDOUT
tf1
Rise Time of CCLK and CDIN
tr2
100
Fall Time of CCLK and CDIN
tf2
CS
CCLK
CDIN
CDOUT
RST
t
srs
t
scl
t
sch
t
css
t
r2
t
f2
t
csh
t
dsu
t
dh
t
pd
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