参数资料
| 型号： | CS43L22-CNZR |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 36/66页 |
| 文件大小： | 0K |
| 描述： | IC DAC W/HDPN & SPKR AMPS 40-QFN |
| 标准包装： | 4,000 |
| 位数： | 24 |
| 数据接口： | 串行 |
| 转换器数目： | 1 |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 40-VFQFN 裸露焊盘 |
| 供应商设备封装： | 40-QFN（6x6） |
| 包装： | 带卷 (TR) |
| 输出数目和类型： | 2 电压，单极 |
| 采样率（每秒）： | 96k |
| 配用： | 598-1529-ND - BOARD EVAL FOR CS43L22 |
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DS792F2
41
CS43L22
Confidential Draft
3/4/10
7.5.5
Audio Word Length
Configures the audio sample word length used for the data into SDIN.
Note:
When the internal MCLK/LRCK ratio is set to 125 in Master Mode, the 32-bit data width option
for DSP Mode is not valid unless SCLK=MCLK.
7.6
Interface Control 2 (Address 07h)
7.6.1
SCLK equals MCLK
Configures the SCLK signal source for Master Mode.
Note:
This bit is only valid for MCLK = 12.0000 MHz.
7.6.2
Speaker/Headphone Switch Invert
Determines the control signal polarity of the SPK/HP_SW pin.
AWL[1:0]
Audio Word Length
DSP Mode
Right Justified
00
32-bit data
24-bit data
01
24-bit data
20-bit data
10
20-bit data
18-bit data
11
16-bit data
Application:
7
6
543
2
1
0
Reserved
SCLK=MCLK
Reserved
INV_SWCH
Reserved
SCLK=MCLK
Output SCLK
0
Re-timed signal, synchronously derived from MCLK
1
Non-retimed, MCLK signal
INV_SWCH
SPK/HP_SW pin 6 Control
0
Not inverted
1
Inverted
相关PDF资料 |
PDF描述 |
|---|---|
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| CS5340-DZZR | IC ADC AUD 101DB 200KHZ 16-TSSOP |
| CS5341-DZZ | IC ADC AUD 105DB 200KHZ 16-TSSOP |
| CS5342-CZZ | IC ADC AUD 105DB 200KHZ 16-TSSOP |
相关代理商/技术参数 |
参数描述 |
|---|---|
| CS43L23-CWZR | 功能描述:IC DAC W/HDPN & SPKR AMPS 40-QFN 制造商:cirrus logic inc. 系列:* 零件状态:Not For New Designs 标准包装:6,000 |
| CS43L36-CNZ | 功能描述:IC-LOWPOWERHIGHPERFORMANCE HEADP 制造商:cirrus logic inc. 系列:* 零件状态:在售 标准包装:490 |
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| CS43L42 | 制造商:CIRRUS 制造商全称:Cirrus Logic 功能描述:Low Voltage,Stereo DAC With Headphone Amp |
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