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参数资料
| 型号： | CS5346-CQZ |
| 厂商： | Cirrus Logic Inc |
| 文件页数： | 8/38页 |
| 文件大小： | 0K |
| 描述： | IC ADC AUD 103DB 200KHZ 48LQFP |
| 标准包装： | 250 |
| 位数： | 24 |
| 采样率（每秒）： | 200k |
| 数据接口： | 串行 |
| 转换器数目： | 2 |
| 功率耗散（最大）： | 250mW |
| 电压电源： | 模拟和数字 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 48-LQFP |
| 供应商设备封装： | 48-LQFP（7x7） |
| 包装： | 管件 |
| 输入数目和类型： | 6 个单端，单极 |
| 产品目录页面： | 755 (CN2011-ZH PDF) |
| 配用： | 598-1790-ND - BOARD EVAL FOR CS5346 |
| 其它名称： | 598-1692 |
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16
DS861PP3
CS5346
SWITCHING CHARACTERISTICS - CONTROL PORT - IC FORMAT
Inputs: Logic 0 = DGND = AGND = 0 V, Logic 1 = VLC, CL =30pF.
13. Data must be held for sufficient time to bridge the transition time, tfc, of SCL.
Parameter
Symbol
Min
Max
Unit
SCL Clock Frequency
fscl
-
100
kHz
RST Rising Edge to Start
tirs
500
-
ns
Bus Free Time Between Transmissions
tbuf
4.7
-
s
Start Condition Hold Time (prior to first clock pulse)
thdst
4.0
-
s
Clock Low time
tlow
4.7
-
s
Clock High Time
thigh
4.0
-
s
Setup Time for Repeated Start Condition
tsust
4.7
-
s
SDA Hold Time from SCL Falling
thdd
0-
s
SDA Setup time to SCL Rising
tsud
250
-
ns
Rise Time of SCL and SDA
trc, trd
-1
s
Fall Time SCL and SDA
tfc, tfd
-
300
ns
Setup Time for Stop Condition
tsusp
4.7
-
s
Acknowledge Delay from SCL Falling
tack
300
1000
ns
t buf
t hdst
t
low
t
hdd
t high
t sud
Stop
Start
SDA
SC L
t irs
RS T
t hdst
t rc
t fc
t sust
t susp
Start
Stop
Repeated
t rd
t fd
t ack
Figure 5. Control Port Timing - IC Format
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PDF描述 |
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参数描述 |
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