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参数资料
型号： CY7C0852AV-133AXC
厂商： CYPRESS SEMICONDUCTOR CORP
元件分类： SRAM
英文描述： FLEx36™ 3.3V 32K/64K/128K/256K x 36 Synchronous Dual-Port RAM
中文描述： 128K X 36 DUAL-PORT SRAM, 4 ns, PQFP176
封装： 24 X 24 MM, 1.40 MM HEIGHT, LEAD FREE, TQFP-176
文件页数： 8/36页
文件大小： 956K
代理商： CY7C0852AV-133AXC
CY7C0850AV,CY7C0851V/CY7C0851AV
CY7C0852V/CY7C0852AV
CY7C0853V/CY7C0853AV
Document #: 38-06070 Rev. *J
Page 16 of 36
tOE
Output enable to data valid
–
4.0
–
4.4
–
4.7
–
5.0
ns
tOLZ[24, 25]
OE to Low Z
0–0–0
–0–
ns
tOHZ[24, 25]
OE to High Z
0
4.0
0
4.4
0
4.7
0
5.0
ns
tCD2
Clock to data valid
–
4.0
–
4.4
–
4.7
–
5.0
ns
tCA2
Clock to counter address valid
–
4.0
–
4.4
–
NA
–
NA
ns
tCM2
Clock to mask register readback valid
–
4.0
–
4.4
–
NA
–
NA
ns
tDC
Data output hold after clock HIGH
1.0
–
1.0
–
1.0
–
1.0
–
ns
tCKHZ[24, 25] Clock HIGH to output High Z
0
4.0
0
4.4
0
4.7
0
5.0
ns
tCKLZ[24, 25] Clock HIGH to output Low Z
1.0
4.0
1.0
4.4
1.0
4.7
1.0
5.0
ns
tSINT
Clock to INT set time
0.5
6.7
0.5
7.5
0.5
7.5
0.5
10
ns
tRINT
Clock to INT reset time
0.5
6.7
0.5
7.5
0.5
7.5
0.5
10
ns
tSCINT
Clock to CNTINT set time
0.5
5.0
0.5
5.7
NA
ns
tRCINT
Clock to CNTINT reset time
0.5
5.0
0.5
5.7
NA
ns
Port to Port Delays
tCCS
Clock to clock skew
5.2
–
6.0
–
6.0
–
8.0
–
ns
Master Reset Timing
tRS
Master reset pulse width
7.0
–
7.5
–
7.5
–
10.0
–
ns
tRSS
Master reset setup time
6.0
–
6.0
–
6.0
–
8.5
–
ns
tRSR
Master reset recovery time
6.0
–
7.5
–
7.5
–
10.0
–
ns
tRSF
Master reset to outputs inactive
–
10.0
–
10.0
–
10.0
–
10.0
ns
tRSCNTINT
Master reset to counter interrupt flag
reset time
–
10.0
–
10.0
–
NA
–
NA
ns
Switching Characteristics
Over the Operating Range (continued)
Parameter
Description
-167
-133
-100
Unit
CY7C0850AV
CY7C0851V/AV
CY7C0852V/AV
CY7C0850AV
CY7C0851V/AV
CY7C0852V/AV
CY7C0853V
CY7C0853AV
CY7C0853V
CY7C0853AV
Min
Max
Min
Max
Min
Max
Min
Max
Notes
24. This parameter is guaranteed by design, but it is not production tested.
25. Test conditions used are Load 2.
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PDF描述
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