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参数资料
| 型号： | CY7C0852AV-167AXC |
| 厂商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分类： | SRAM |
| 英文描述： | FLEx36™ 3.3V 32K/64K/128K/256K x 36 Synchronous Dual-Port RAM |
| 中文描述： | 128K X 36 DUAL-PORT SRAM, 4 ns, PQFP176 |
| 封装： | 24 X 24 MM, 1.40 MM HEIGHT, LEAD FREE, TQFP-176 |
| 文件页数： | 14/36页 |
| 文件大小： | 956K |
| 代理商： | CY7C0852AV-167AXC |
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CY7C0850AV,CY7C0851V/CY7C0851AV
CY7C0852V/CY7C0852AV
CY7C0853V/CY7C0853AV
Document #: 38-06070 Rev. *J
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Figure 14. Write with Address Counter Advance [41]
Figure 15. Disabled to Read-to-Read to Read-to-Write
Switching Waveforms (continued)
tCH2
tCL2
tCYC2
An
An+1
An+2
An+3
An+4
Dn+1
Dn+2
Dn+3
Dn+4
An
Dn
tSAD
tHAD
tSCN
tHCN
tSD
tHD
WRITE EXTERNAL
WRITE WITH COUNTER
ADDRESS
WRITE WITH
COUNTER
WRITE COUNTER
HOLD
CLK
ADDRESS
INTERNAL
DATAIN
ADDRESS
tSA
tHA
CNTEN
ADS
tCD2
CLK
CE
R/W
ADDRESS
DATAOUT
OE
An
An+1
An+2
An+3
An+4
Qn
Qn+1
Qn+2
tCL2
tCH2
tCYC2
tSA
tHA
tSC
tHC
tHW
tSW
tHW
tSW
tSA
tHA
DISABLED
READ
WRITE
READ
DATAIN
Dn+3
tSD tHD
Note
41. CE0 = B0 – B3 = R/W = LOW; CE1 = CNTRST = MRST = CNT/MSK = HIGH. When R/W first switches low, since OE = LOW, the Write operation cannot be completed
(labelled as no operation). One clock cycle is required to three-state the I/O for the Write operation on the next rising edge of CLK.
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PDF描述 |
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