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参数资料
| 型号： | CY7C09199V-9AXC |
| 厂商： | CYPRESS SEMICONDUCTOR CORP |
| 元件分类： | SRAM |
| 英文描述： | 3.3V 32K/64K/128K x 8/9 Synchronous Dual-Port Static RAM |
| 中文描述： | 128K X 9 DUAL-PORT SRAM, 20 ns, PQFP100 |
| 封装： | ROHS COMPLIANT, PLASTIC, MS-026, TQFP-100 |
| 文件页数： | 15/28页 |
| 文件大小： | 657K |
| 代理商： | CY7C09199V-9AXC |
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CY7C09089V/99V
CY7C09179V/99V
Document #: 38-06043 Rev. *F
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Figure 17. Counter Reset (Pipelined Outputs)[54, 55, 56, 57]
Switching Waveforms (continued)
tCH2
tCL2
tCYC2
CLK
ADDRESS
INTERNAL
CNTEN
ADS
DATAIN
ADDRESS
CNTRST
R/W
DATAOUT
Q0
Q1
Qn
D0
AX
01
An
An+1
tSAD
tHAD
tSCN
tHCN
tSRST
tHRST
tSD
tHD
tSW tHW
An
An+1
tSA
tHA
COUNTER
RESET
WRITE
ADDRESS 0
READ
ADDRESS 0
READ
ADDRESS 1
READ
ADDRESS n
Notes
54. Addresses do not have to be accessed sequentially since ADS = VIL constantly loads the address on the rising edge of the CLK. Numbers are for reference only.
55. Output state (HIGH, LOW, or high-impedance) is determined by the previous cycle control signals.
56. CE0 = VIL; CE1 = VIH.
57. No dead cycle exists during counter reset. A READ or WRITE cycle may be coincidental with the counter reset.
相关PDF资料 |
PDF描述 |
|---|---|
| CY7C09159AV-12AXC | 3.3V 8K/16K x 9 Synchronous Dual Port Static RAM |
| CY7C1009B-20VXC | 128K X 8 STANDARD SRAM, 20 ns, PDSO32 |
| CY7C10191B | Memory |
| CY7C1002-20DMB | x4 SRAM |
| CY7C1002-20PC | x4 SRAM |
相关代理商/技术参数 |
参数描述 |
|---|---|
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| CY7C09269A-9AC | 制造商:Cypress Semiconductor 功能描述:SRAM Chip Sync Dual 5V 256K-Bit 16K x 16 20ns/9ns 100-Pin TQFP |
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