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参数资料
| 型号： | DAC1008D750HN |
| 厂商： | NXP SEMICONDUCTORS |
| 元件分类： | DAC |
| 英文描述： | Dual 10-bit DAC; up to 750 Msps; 2×, 4× or 8× interpolating |
| 中文描述： | 10-BIT DAC, PQCC64 |
| 封装： | 9 X 9 MM, 0.85 MM HEIGHT, PLASTIC, SOT804-3, HVQFN-64 |
| 文件页数： | 13/99页 |
| 文件大小： | 547K |
| 代理商： | DAC1008D750HN |
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DAC1008D750
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NXP B.V. 2011. All rights reserved.
Product data sheet
Rev. 2 — 5 January 2011
13 of 99
NXP Semiconductors
DAC1008D750
2
×
, 4
×
or 8
×
interpolating DAC with JESD204A
10.2 JESD204A receiver
The JEDEC204A defines the following parameters:
L is the number of lanes per link
M is the number of converters per device
F is the number of bytes per frame clock period
The DAC1008D750 supports both LMF = 421 and LMF = 211. The current setting is
configurable via the SPI registers interface.
The complete Digital Layer Processing (DLP) adds a variable delay on each lane path.
This is mainly because of the inter-lane alignment.
Table 6.
Symbol Parameter
t
d
delay time
[1]
D = guaranteed by design.
[2]
Frame clock cycle.
The descrambler can be enabled/disabled
Fig 3.
JESD204A receiver
10b
10b
005aaa157
SYNC_OUT
internal
configuration
interface
DES
CLOCK
ALIGN
frame
clock
lane#
10b
10b
10b
SYNC
AND
WORD
ALIGN
8b
K-DETECT
10b/8b
8b
8b
8b
8b
8b
DESCRAMBLER
RX CONTROLLER
I
(
F
(
Digital Layer Processing Latency
Conditions
digital layer processing
delay
Test
[1]
D
Min
13
Typ
-
Max
28
Unit
cycle
[2]
相关PDF资料 |
PDF描述 |
|---|---|
| DAC1008D750HN | Dual 10-bit DAC; up to 750 Msps; 2×, 4× or 8× interpolating |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| DAC1008D750HN/C1,5 | 功能描述:数模转换器- DAC DL 10BIT DAC 750MSPS 2X 4X OR 8X INT RoHS:否 制造商:Texas Instruments 转换器数量:1 DAC 输出端数量:1 转换速率:2 MSPs 分辨率:16 bit 接口类型:QSPI, SPI, Serial (3-Wire, Microwire) 稳定时间:1 us 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:SOIC-14 封装:Tube |
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