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参数资料
| 型号： | DM240013-1 |
| 厂商： | Microchip Technology |
| 文件页数： | 168/278页 |
| 文件大小： | 0K |
| 描述： | KIT DEV MICROSTICK PIC24F KA/KL |
| 标准包装： | 1 |
| 系列： | MPLAB® |
| 类型： | MCU |
| 适用于相关产品： | PIC24F K 系列 |
| 所含物品： | 板，电缆，连接器，样品 |
第1页第2页第3页第4页第5页第6页第7页第8页第9页第10页第11页第12页第13页第14页第15页第16页第17页第18页第19页第20页第21页第22页第23页第24页第25页第26页第27页第28页第29页第30页第31页第32页第33页第34页第35页第36页第37页第38页第39页第40页第41页第42页第43页第44页第45页第46页第47页第48页第49页第50页第51页第52页第53页第54页第55页第56页第57页第58页第59页第60页第61页第62页第63页第64页第65页第66页第67页第68页第69页第70页第71页第72页第73页第74页第75页第76页第77页第78页第79页第80页第81页第82页第83页第84页第85页第86页第87页第88页第89页第90页第91页第92页第93页第94页第95页第96页第97页第98页第99页第100页第101页第102页第103页第104页第105页第106页第107页第108页第109页第110页第111页第112页第113页第114页第115页第116页第117页第118页第119页第120页第121页第122页第123页第124页第125页第126页第127页第128页第129页第130页第131页第132页第133页第134页第135页第136页第137页第138页第139页第140页第141页第142页第143页第144页第145页第146页第147页第148页第149页第150页第151页第152页第153页第154页第155页第156页第157页第158页第159页第160页第161页第162页第163页第164页第165页第166页第167页当前第168页第169页第170页第171页第172页第173页第174页第175页第176页第177页第178页第179页第180页第181页第182页第183页第184页第185页第186页第187页第188页第189页第190页第191页第192页第193页第194页第195页第196页第197页第198页第199页第200页第201页第202页第203页第204页第205页第206页第207页第208页第209页第210页第211页第212页第213页第214页第215页第216页第217页第218页第219页第220页第221页第222页第223页第224页第225页第226页第227页第228页第229页第230页第231页第232页第233页第234页第235页第236页第237页第238页第239页第240页第241页第242页第243页第244页第245页第246页第247页第248页第249页第250页第251页第252页第253页第254页第255页第256页第257页第258页第259页第260页第261页第262页第263页第264页第265页第266页第267页第268页第269页第270页第271页第272页第273页第274页第275页第276页第277页第278页
PIC24F16KA102 FAMILY
FIGURE 20-2:
XOR
CRC GENERATOR RECONFIGURED FOR x 16 + x 12 + x 5 + 1
D
Q
D
Q
D
Q
D
Q
D
Q
SDOx
BIT 0
clk
BIT 4
clk
BIT 5
clk
BIT 12
clk
BIT 15
clk
CRC Read Bus
CRC Write Bus
20.1
20.1.1
User Interface
DATA INTERFACE
To empty words already written into a FIFO, the
CRCGO bit must be set to ‘ 1 ’ and the CRC shifter
allowed to run until the CRCMPT bit is set.
To start serial shifting, a value of ‘ 1 ’ must be written to
the CRCGO bit.
The module incorporates a FIFO that is 8-level deep
when PLEN<3:0> > 7 and 16-deep, otherwise. The
data for which the CRC is to be calculated must first be
written into the FIFO. The smallest data element that
can be written into the FIFO is one byte.
For example, if PLEN = 5, then the size of the data is
PLEN + 1 = 6. The data must be written as follows:
data<5:0> = crc_input <5:0>
data<7:6> = bxx
Also, to get the correct CRC reading, it will be
necessary to wait for the CRCMPT bit to go high before
reading the CRCWDAT register.
If a word is written when the CRCFUL bit is set, the
VWORD Pointer will roll over to 0. The hardware will
then behave as if the FIFO is empty. However, the
condition to generate an interrupt will not be met;
therefore, no interrupt will be generated (see
At least one instruction cycle must pass after a write to
CRCWDAT before a read of the VWORD bits is done.
Once data is written into the CRCWDAT MSb (as
20.1.2
INTERRUPT OPERATION
defined by PLEN), the value of the VWORD bits
(CRCCON<12:8>) increments by one. The serial
shifter starts shifting data into the CRC engine when
When the VWORD<4:0> bits make a transition from a
value of ‘ 1 ’ to ‘ 0 ’, an interrupt will be generated.
CRCGO = 1 and VWORD<4:0> > 0 . When the Most
Significant bit (MSb) is shifted out, the VWORD bits
decrement by one. The serial shifter continues shifting
until the VWORD bits reach zero. Therefore, for a given
20.2
20.2.1
Operation in Power Save Modes
SLEEP MODE
value of PLEN, it will take (PLEN + 1) * VWORD
number of clock cycles to complete the CRC
calculations.
If Sleep mode is entered while the module is operating,
the module will be suspended in its current state until
clock execution resumes.
When the VWORD bits reach 8 (or 16), the CRCFUL bit
will be set. When the VWORD bits reach 0, the
20.2.2
IDLE MODE
CRCMPT bit will be set.
To continually feed data into the CRC engine, the
recommended mode of operation is to initially “prime”
the FIFO with a sufficient number of words so no
interrupt is generated before the next word can be
written. Once that is done, start the CRC by setting the
CRCGO bit to ‘ 1 ’. From that point onward, the VWORD
bits should be polled. If they read less than 8 or 16,
another word can be written into the FIFO.
DS39927C-page 168
To continue full module operation in Idle mode, the
CSIDL bit must be cleared prior to entry into the mode.
If CSIDL = 1 , the module will behave the same way as
it does in Sleep mode; pending interrupt events will be
passed on, even though the module clocks are not
available.
? 2008-2011 Microchip Technology Inc.
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