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参数资料
| 型号： | DS2174Q+T&R |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 15/24页 |
| 文件大小： | 0K |
| 描述： | IC BERT ENHANCED 44-PLCC |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 500 |
| 功能： | 增强型位误码率测试器（EBERT） |
| 接口： | E1，J1，T1 |
| 电路数： | 1 |
| 电源电压： | 3 V ~ 3.6 V |
| 电流 - 电源： | 50mA |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 44-LCC（J 形引线） |
| 供应商设备封装： | 44-PLCC（16.59x16.59） |
| 包装： | 带卷 (TR) |
| 包括： | 错误计数器，样式发生器和检测器 |
DS2174
22 of 24
6.2 Data Interface
Figure 6-3. Transmit Interface Timing
Table 6-C. TRANSMIT DATA TIMING
(VDD = 3.0V to 3.6V, TA = 0°C to +70°C for DS2174Q; VDD = 3.0V to 3.6V, TA = -40°C to +85°C
for DS2174QN)
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS NOTES
TCLK Clock Period (Nibble/Byte Mode)
tCYC
12.5
ns
TCLK High Time (Nibble/Byte Mode)
tPWH
5.0
tCYC
ns
TCLK Low Time (Nibble/Byte Mode)
tPWL
5.0
tCYC
ns
TCLK Clock Period (Bit Mode)
tCYC
6.45
ns
3
TCLK High Time (Bit Mode)
tPWH
2.0
tCYC
ns
3
TCLK Low Time (Bit Mode)
tPWL
2.0
tCYC
ns
3
TCLK_EN Setup Time Before TCLK
tSU
2.5
ns
TCLK_EN Hold Time After TCLK
tH
2.5
ns
TCLKO Output Delay After TCLK
tOD
6.0
ns
1
TCLKO High Time (Nibble/Byte Mode)
tPWH(1)
5.0
ns
1
TCLKO High Time (Bit Mode)
tPWH(1)
2.0
ns
1, 3
TDAT Output Delay After TCLKO
tOD(1)
5.0
ns
1, 2
NOTES:
1) 20pF load.
2) TDAT follows falling edge of TCLKO if CR4.5 = 0, rising edge if CR4.5 = 1.
3) Guaranteed by design.
TCLK
TDAT
TCLKO
TCLK_EN
t
CYC
t
PWH
t
PWL
t
H
t
SU
t
PWH(1)
t
OD
t
OD(1)
GAPPED CLOCK
DATA OUT
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