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参数资料
| 型号： | DS26324DK |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 100/120页 |
| 文件大小： | 0K |
| 描述： | KIT DESIGN FOR G549DS26324 |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 主要目的： | 电信，线路接口单元（LIU） |
| 已用 IC / 零件： | G549DS26324 |
| 已供物品： | 板，线缆，电源 |
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DS26324 3.3V, 16-Channel, E1/T1/J1 Short-Haul Line Interface Unit
80 of 120
Register Name:
LVDS
Register Description:
Line Violation Detect Status
Register Address (LIUs 1–8):
12h
Bit #
7
6
5
4
3
2
1
0
Name
LVDS8
LVDS7
LVDS6
LVDS5
LVDS4
LVDS3
LVDS2
LVDS1
Default
0
Register Address (LIUs 9–16):
32h
Bit #
7
6
5
4
3
2
1
0
Name
LVDS16
LVDS15
LVDS14
LVDS13
LVDS12
LVDS11
LVDS10
LVDS9
Default
0
Bits 7 to 0: Line Violation Detect Status n (LVDSn). A bipolar violation, a code violation, or excessive zeros will
cause the associated LVDSn bit to latch. This bit will be cleared on a read operation. The LVDS register captures
the first violation within a three clock period window. If a second violation occurs after the first violation within the
three clock period window, then the second violation will not be latched even if a read to the LVDS register was
performed. Excessive zeros need to be enabled by the EZDE register for detection by this register. Code violations
are only relevant when in HDB3 mode and can be disabled for detection by this register by setting the CVDEB
register.
Register Name:
RCLKI
Register Description:
Receive Clock Invert
Register Address (LIUs 1–8):
13h
Bit #
7
6
5
4
3
2
1
0
Name
RCLKI8
RCLKI7
RCLKI6
RCLKI5
RCLKI4
RCLKI3
RCLKI2
RCLKI1
Default
0
Register Address (LIUs 9–16):
33h
Bit #
7
6
5
4
3
2
1
0
Name
RCLKI16
RCLKI15
RCLKI14
RCLKI13
RCLKI12
RCLKI11
RCLKI10
RCLKI9
Default
0
Bit 7 to 0: Receive Clock Invert n (RCLKIn). When this bit is set the RCLK for Channel n is inverted. This aligns
RPOS/RNEG on the falling edge of RCLK. When reset or default RPOS/RNEG is aligned on the rising edge of
RCLK.
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PDF描述 |
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