参数资料
| 型号： | DS26502DK |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 14/30页 |
| 文件大小： | 0K |
| 描述： | KIT DESIGN FOR DS26502 |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 设计资源： | DS26502DK Gerber Files |
| 标准包装： | 1 |
| 主要目的： | 电信，BITS 元件 |
| 已用 IC / 零件： | DS26502 |
| 已供物品： | 板，CD |
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DS26502DK
Register Name: TSERsrc
Register Description: DS26502 TSER Pin Source
Register Offset: 0x001C
Bit #
Name
Default
7
—
0
6
—
0
5
—
0
4
—
0
3
—
0
2
ZEROS
0
1
ONES
1
0
RSER
0
Note: Only one bit in this register should be set at a time. Setting multiple bits tri-states the FPGA pin connected to TSER.
Setting to 0 also tri-states this pin.
Bit 2: ZEROS. When set DS26502_TSER ← 0.0V.
Bit 1: ONES. When set DS26502_TSER ← 3.3V.
Bit 0: RSER. When set DS26502_TSER ← DS26502_RSER.
Register Name: MCLKsrc
Register Description: DS26502 MCLK Pin Source
Register Offset: 0x001D
Bit #
Name
Default
7
—
0
6
—
0
5
—
0
4
—
0
3
ZERO
0
2
EXT
0
1
T1
1
0
E1
0
Note: Only one bit in this register should be set at a time. Setting multiple bits tri-states the FPGA pin connected to MCLK.
Setting to 0 also tri-states this pin.
Bit 3: ZERO. When set DS26502_ MCLK ← 0.0V.
Bit 2: EXT. When set DS26502_ MCLK ← External_Osc (BNC connector).
Bit 1: T1. When set DS26502_ MCLK ← T1_OSC (1.544MHz).
Bit 0: E1. When set DS26502_ MCLK ← E1_OSC (2.048MHz).
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