参数资料
| 型号： | DS26503DK |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 13/30页 |
| 文件大小： | 0K |
| 描述： | KIT DESIGN FOR DS26503 |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 1 |
| 主要目的： | 电信，BITS 元件 |
| 已用 IC / 零件： | DS26503 |
| 已供物品： | 板，CD |
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DS26503DK
Register Name: LEVEL9
Register Description: DS26503 Pin Settings (MPS1, MPSO)
Register Offset: 0x0019
Bit #
Name
Default
7
—
0
6
—
0
5
MPS1tri
0
4
MPS1_Lev
0
3
—
0
2
—
0
1
MPSOtri
0
0
MPSO_Lev
0
Bits 5 and 4: DS26503 MPS1 Tri-State and Level (MPS1tri and MPS1_Lev)
00 = FPGA drives MPS1 with 0V
01 = FPGA drives MPS1 with 3.3V
1x = FPGA tri-states MPS1 pin
Bits 1 and 0: DS26503 MPS0 Tri-State and Level (MPSOtri and MPSO_Lev)
00 = FPGA drives MPS0 with 0V
01 = FPGA drives MPS0 with 3.3V
1x = FPGA tri-states MPS0 pin
Register Name: LEVEL10
Register Description: DS26503 Pin Settings (JAMUX, E1TS)
Register Offset: 0x000A
Bit #
Name
Default
7
—
0
6
—
0
5
JAMUXtri
0
4
JAMUX_Lev
0
3
—
0
2
—
0
1
E1TStri
0
0
E1TS_Lev
0
Note: This register is only valid in hardware mode (BIS[1:0] = 11), and is ignored for other modes.
Bits 5 and 4: DS26503 JAMUX Tri-State and Level (JAMUXtri and JAMUX_Lev)
00 = FPGA drives JAMUX with 0V
01 = FPGA drives JAMUX with 3.3V
1x = FPGA tri-states JAMUX pin
Bits 1 and 0: DS26503 E1TS Tri-State and Level (E1Tstri and E1TS_Lev)
00 = FPGA drives E1TS with 0V
01 = FPGA drives E1TS with 3.3V
1x = FPGA tri-states E1TS pin
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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| DS26504 | 制造商:Maxim Integrated Products 功能描述:T1/E1/J1 ENH BITS ELEMENT LQFP - Trays |
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