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参数资料
型号： DS26514G+
厂商： Maxim Integrated Products
文件页数： 283/305页
文件大小： 0K
描述： IC TXRX T1/E1/J1 4PORT 256-CSBGA
标准包装： 90
类型： 收发器
驱动器/接收器数： 4/4
规程： 以太网
电源电压： 3.14 V ~ 3.47 V
安装类型： 表面贴装
封装/外壳： 256-BGA，CSBGA
供应商设备封装： 256-CSBGA（17x17）
包装： 托盘
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DS26514 4-Port T1/E1/J1 Transceiver
19-5856; Rev 4; 5/11
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The HDLC-256 controller performs all the necessary overhead for generating and receiving Performance Report
Messages (PRM) as described in ANSI T1.403 and the messages as described in AT&T TR54016. The HDLC
controller automatically generates and detects flags, generates and checks the CRC check sum, generates and
detects abort sequences, stuffs and de-stuffs zeros, and byte aligns to the data stream. The 256-byte buffers in the
HDLC-256 controller are large enough to allow a full PRM to be received or transmitted without host intervention.
They are also large enough to store an entire frame’s worth of data before requiring host intervention.
The
registers related to the HDLC are displayed in the following table.
REGISTER
FRAMER 1
ADDRESSES
FUNCTION
Receive eXpansion Port Control
Register (RXPC)
08Ah
Mapping of the HDLC to timeslots or FDL, Sa
Bits
Receive HDLC-256 Channel Select
Registers (RHCS1-4)
0DCh-0DFh
Selection of timeslots to map data to the HDLC
port
Receive HDLC-256 Bit Suppress
Register (RHBS)
08Dh
Receive HDLC bit suppression Register
Receive HDLC-256 Control Register 1
(RH256CR1)
1510h
Receive Miscellaneous Control
Receive HDLC-256 Control Register 2
(RH256CR2)
1511h
Receive HDLC FIFO Data Level Available
Receive HDLC-256 Status Register
(RH256SR)
1514h
Indicates the FIFO status
Receive HDLC-256 FIFO Data
Registers (RH256FDR1, RH256FDR2)
151Ch, 151Dh
The actual FIFO data
Transmit eXpansion Port Control
Register (TXPC)
18Ah
Mapping of the HDLC to timeslots or FDL, Sa
Bits
Transmit HDLC-256 Channel Select
Registers (THCS1-4)
1DCh-1DFh
Selection of timeslots to map data from the
HDLC port
Transmit HDLC-256 Bit Suppress
(THBS)
18Dh
Transmit HDLC Bit Suppress for bits not to be
used
Transmit HDLC-256 Control Register 1
(TH256CR1)
1500h
Transmit Miscellaneous Control
Transmit HDLC-256 Control Register 2
(TH256CR2)
1501h
Indicates the number of bytes that can be
written into the Transmit FIFO
Transmit HDLC-256 FIFO
(TH256FDR1, TH256FDR2)
1502h, 1503h
Transmit HDLC FIFO
Transmit HDLC-256 Status
(TH256SR1, TH256SR2)
1504h, 1505h
Indicates the Real-Time Status of the Transmit
HDLC FIFO
Note: The addresses shown above are for Framer 1.
9.10.3.1
HDLC-256 FIFO Control
Control of the transmit and receive FIFOs is accomplished via the Receive HDLC-256 Control Register 2
(RH256CR2) and Transmit HDLC-256 Control Register 2 (TH256CR2). The FIFO Control registers set the
watermarks for the FIFO.
When the receive FIFO fills above the data available level, the RHDA bit (RH256SR.0) will be set. RHDA and
THDA are real-time bits and will remain set as long as the FIFO’s write pointer is above the data available level.
When the transmit FIFO empties below the data storage available level , the THDA bit in the TH256SR1 register
will be set. THDA is a real-time bit and will remain set as long as the transmit FIFO’s write pointer is below the level
setting. If enabled, this condition can also cause an interrupt via the INTB pin.
If a packet start is received while the receive FIFO is full, the data is discarded and a FIFO overflow condition is
declared (RH256SRL.7). If any other packet data is received while full, the current packet being transferred is
marked with an abort indication, and a FIFO overflow condition is declared. Once a FIFO overflow condition is
declared, the Receive FIFO will discard incoming data until a packet start is received while the Receive FIFO has
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PDF描述
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相关代理商/技术参数
参数描述
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DS26514GN 功能描述:网络控制器与处理器 IC 4-Port E1/T1/J1 Transceiver RoHS:否 制造商:Micrel 产品:Controller Area Network (CAN) 收发器数量: 数据速率: 电源电流（最大值）:595 mA 最大工作温度:+ 85 C 安装风格:SMD/SMT 封装 / 箱体:PBGA-400 封装:Tray
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