参数资料
型号: DS26528DK
厂商: Maxim Integrated Products
文件页数: 168/276页
文件大小: 0K
描述: KIT DESIGN FOR DS26528
产品培训模块: Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
设计资源: DS26528DK Gerber Files
标准包装: 1
主要目的: 电信,调帧器和线路接口装置(LIU)
已用 IC / 零件: G575DS26528
已供物品: 板,子卡,线缆,CD,文档
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DS26528 Octal T1/E1/J1 Transceiver
25 of 276
NAME
PIN
TYPE
FUNCTION
SYSTEM INTERFACE
MCLK
B7
I
Master Clock. This is an independent free-running clock whose input can be a
multiple of 2.048MHz ±50ppm or 1.544MHz ±50ppm. The clock selection is
available by bits MPS0 and MPS1 and FREQSEL. Multiple of 2.048MHz can be
internally adapted to 1.544MHz. Multiple of 1.544MHz can be adapted to
2.048MHz. Note that TCLK must be 2.048MHz for E1 and 1.544MHz for T1/J1
operation. See Table 9-12.
RESETB
J12
I
Reset Bar. Active-low reset. This input forces the complete DS26528 reset. This
includes reset of the registers, framers, and LIUs.
REFCLKIO
A7
I/O
Reference Clock Input/Output
Input: A 2.048MHz or 1.544MHz clock input. This clock can be used to generate
the backplane clock. This allows for the users to synchronize the system
backplane with the reference clock. The other options for the backplane clock
reference are LIU-received clocks or MCLK.
Output: This signal can also be used to output a 1.544MHz or 2.048MHz reference
clock. This allows for multiple DS26528s to share the same reference for
generation of the backplane clock. Hence, in a system consisting of multiple
DS26528s, one can be a master and others a slave using the same reference
clock.
TEST
DIGIOEN
D8
I, Pullup
Digital Enable. When this pin and
JTRST are pulled low, all digital I/O pins are
placed in a high-impedance state. If this pin is high the digital I/O pins operate
normally. This pin must be connected to VDD for normal operation.
JTRST
L5
I, Pullup
JTAG Reset.
JTRST is used to asynchronously reset the test access port
controller. After power-up,
JTRST must be toggled from low to high. This action
sets the device into the JTAG DEVICE ID mode. Pulling
JTRST low restores
normal device operation.
JTRST is pulled high internally via a 10k
Ω resistor
operation. If boundary scan is not used, this pin should be held low.
JTMS
K4
I, Pullup
JTAG Mode Select. This pin is sampled on the rising edge of JTCLK and is used
to place the test access port into the various defined IEEE 1149.1 states. This pin
has a 10k
Ω pullup resistor.
JTCLK
F5
I
JTAG Clock. This signal is used to shift data into JTDI on the rising edge and out
of JTDO on the falling edge.
JTDI
H4
I, Pullup
JTAG Data In. Test instructions and data are clocked into this pin on the rising
edge of JTCLK. This pin has a 10k
Ω pullup resistor.
JTDO
J4
O, High
impedance
JTAG Data Out. Test instructions and data are clocked out of this pin on the falling
edge of JTCLK. If not used, this pin should be left unconnected.
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