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参数资料
型号： DS3163
厂商： Maxim Integrated Products
文件页数： 234/384页
文件大小： 0K
描述： IC TRPL ATM/PACKET PHY 400-PBGA
产品培训模块： Lead (SnPb) Finish for COTS
Obsolescence Mitigation Program
标准包装： 1
类型： PHY 收发器
应用： 测试设备
安装类型： 表面贴装
封装/外壳： 400-BBGA
供应商设备封装： 400-PBGA（27x27）
包装： 托盘
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DS3161/DS3162/DS3163/DS3164
12.12.2 Receive Side PLCP Register Map
The receive side utilizes thirteen registers.
Table 12-44. Receive Side PLCP Register Map
Address
Register
Register Description
(1,3,5,7)60h
PLCP.RCR
PLCP Receive Control Register
(1,3,5,7)62h
--
Unused
(1,3,5,7)64h
PLCP.RSR1
PLCP Receive Status Register #1
(1,3,5,7)66h
PLCP.RSR2
PLCP Receive Status Register #2
(1,3,5,7)68h
PLCP.RSRL1
PLCP Receive Status Register Latched #1
(1,3,5,7)6Ah
PLCP.RSRL2
PLCP Receive Status Register Latched #2
(1,3,5,7)6Ch
PLCP.RSRIE1
PLCP Receive Status Register Interrupt Enable #1
(1,3,5,7)6Eh
PLCP.RSRIE2
PLCP Receive Status Register Interrupt Enable #2
(1,3,5,7)70h
PLCP.RFECR
PLCP Receive Framing Error Count Register
(1,3,5,7)72h
PLCP.RPECR
PLCP Receive P-bit Parity Error Count Register
(1,3,5,7)74h
PLCP.RPECR
PLCP Receive REI Error Count Register
(1,3,5,7)76h
PLCP.RFGBR
PLCP Receive F1 and G1 Byte Register
(1,3,5,7)78h
PLCP.RM12BR
PLCP Receive M1 and M2 Byte Register
(1,3,5,7)7Ah
PLCP.RZ12BR
PLCP Receive Z1 and Z2 Byte Register
(1,3,5,7)7Ch
PLCP.RZ34BR
PLCP Receive Z3 and Z4 Byte Register
(1,3,5,7)7Eh
PLCP.RZ56BR
PLCP Receive Z5 and Z6 Byte Register
12.12.2.1 Register Bit Descriptions
Register Name:
PLCP.RCR
Register Description:
PLCP Receive Control Register
Register Address:
(1,3,5,7)60h
Bit #
15
14
13
12
11
10
9
8
Name
--
RHSC1
RHSC0
Default
0
Bit #
7
6
5
4
3
2
1
0
Name
--
RLIE
--
PECC
FEPD
FECC
ECC
FRSYNC
Default
0
Bits 9 to 8: Receive HDLC Source Control (RHSC[1:0]) – These two bits control the source of the receive HDLC
controller.
00 = F1 byte.
01 = M1 byte.
10 = M2 byte.
11 = M2 and M1 byte.
Bit 6: Receive LOF Integration Enable (RLIE) – When 0, the receive Loss Of Frame (LOF) integration counter is
disabled. When 1, the receive LOF integration counter is enabled.
Bit 4: Parity Error Count Control (PECC) – When 0, BIP-8 (B1 byte) bit errors are detected (up to 8 per frame).
When 1, BIP-8 block errors are detected (no more than one per frame). Note: The transmit REI bits are affected by
the setting of this bit as the REI bits reflect the number of BIP-8 errors detected/counted.
Bit 3: Framing Error POI Disable (FEPD) – When 0, Path Overhead Indicator (POI) byte (P#) and framing
alignment byte (A1 & A2) errors are detected. When 1, only A1 & A2 errors are detected. Note: This bit is ignored
when OOF events are counted (FECC=1)
Bit 2: Framing Error Count Control (FECC) – This bit controls the type of framing error events that are counted.
When 0, A1 byte errors, A2 byte errors, and P# byte errors (up to 3 per subframe) are counted. When 1, OOF
events are counted.
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PDF描述
RSM43DRTF-S13 CONN EDGECARD 86POS .156 EXTEND
24AA02E48T-I/OT IC EEPROM 2KBIT 400KHZ SOT23-5
LFECP33E-3FN672I IC FPGA 32.8KLUTS 672FPBGA
LFECP33E-4FN672C IC FPGA 32.8KLUTS 672FPBGA
RMM43DRTF-S13 CONN EDGECARD 86POS .156 EXTEND
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