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参数资料
| 型号： | DS3254N+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 44/71页 |
| 文件大小： | 0K |
| 描述： | IC LIU DS3/E3/STS-1 144-CSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 线路接口装置（LIU） |
| 驱动器/接收器数： | 4/4 |
| 规程： | IEEE 1149.1 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA，CSPBGA |
| 供应商设备封装： | 144-TECSBGA（13x13） |
| 包装： | 托盘 |
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DS3251/DS3252/DS3253/DS3254
49 of 71
Table 17-H. Parallel CPU Interface Timing
PARAMETER
SYMBOL
MIN
TYP
MAX
UNITS
Setup Time for A[5:0] Valid to
CS Active (Notes 1, 2)
t1
0
ns
Setup Time for
CS Active to RD, WR, or DS Active
t2
0
ns
Delay Time from
RD or DS Active to D[7:0] Valid
t3
65
ns
Hold Time from
RD or WR or DS Inactive to CS Inactive
t4
0
ns
Delay from
CS or RD or DS Inactive to D[7:0] Invalid or Tri-
State (Note 3)
t5
2
20
ns
Wait Time from
WR or DS Active to Latch D[7:0]
t6
65
ns
D[7:0] Setup Time to
WR or DS Inactive
t7
10
ns
D[7:0] Hold Time from
WR or DS Inactive
t8
2
ns
A[5:0] Hold Time from
WR or RD or DS Inactive
t9
5
ns
RD, WR, or DS Inactive Time
t10
75
ns
Muxed Address Valid to ALE Falling (Note 4)
t11
10
ns
Muxed Address Hold Time (Note 4)
t12
10
ns
ALE Pulse Width (Note 4)
t13
30
ns
Setup Time for ALE High or Muxed Address Valid to
CS
Active (Note 4)
t14
0
ns
Note 1:
D[7:0] loaded with 50pF when tested as outputs.
Note 2:
If a gapped clock is applied on TCLK and local loopback is enabled, read cycle time must be extended by the length of the largest
TCLK gap.
Note 3:
Not tested during production test.
Note 4:
In nonmultiplexed bus applications (Figure 17-3), ALE should be wired high. In multiplexed bus applications (Figure 17-4), A[5:0]
should be wired to D[5:0] and the falling edge of ALE latches the address.
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PDF描述 |
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参数描述 |
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