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参数资料
| 型号： | DS3254N+ |
| 厂商： | Maxim Integrated Products |
| 文件页数： | 50/71页 |
| 文件大小： | 0K |
| 描述： | IC LIU DS3/E3/STS-1 144-CSBGA |
| 产品培训模块： | Lead (SnPb) Finish for COTS Obsolescence Mitigation Program |
| 标准包装： | 160 |
| 类型： | 线路接口装置（LIU） |
| 驱动器/接收器数： | 4/4 |
| 规程： | IEEE 1149.1 |
| 电源电压： | 3.135 V ~ 3.465 V |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 144-BGA，CSPBGA |
| 供应商设备封装： | 144-TECSBGA（13x13） |
| 包装： | 托盘 |
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DS3251/DS3252/DS3253/DS3254
54 of 71
Table 17-I. SPI Interface Timing
PARAMETER (Note 1)
SYMBOL
MIN
TYP
MAX
UNITS
SCLK Frequency
fBUS
10
MHz
SCLK Cycle Time
tCYC
100
ns
CS Setup to First SCLK Edge
tSUC
15
ns
CS Hold time After Last SCLK Edge
tHDC
15
ns
SCLK High Time
tCLKH
50
ns
SCLK Low Time
tCLKL
50
ns
SDI Data Setup Time
tSUI
5
ns
SDI Data Hold Time
tHDI
15
ns
SDO Enable Time (High-Impedance to Output Active)
tEN
0
ns
SDO Disable Time (Output Active to High-Impedance)
tDIS
25
ns
SDO Data Valid Time
tDV
40
ns
SDO Data Hold Time After Update SCLK Edge
tHDO
5
ns
Note 1:
All timing is specified with 100pF load on all SPI pins.
Figure 17-5. SPI Interface Timing Diagram
CS
SCLK,
CPOL=0
SCLK,
CPOL=1
t
SUI
t
HDI
SDI
t
CYC
t
SUC
t
CLKH
t
CLKL
t
CLKL
t
CLKH
t
HDC
SDO
t
EN
t
DV
t
HDO
t
DIS
CPHA = 0
CPHA = 1
CS
SCLK,
CPOL=0
SCLK,
CPOL=1
t
CYC
t
SUC
t
CLKH
t
CLKL
t
CLKL
t
HDC
t
SUI
t
HDI
SDI
SDO
t
EN
t
DV
t
HDO
t
DIS
t
CLKH
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