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参数资料
| 型号： | DS72612RB120FPV |
| 厂商： | Renesas Electronics America |
| 文件页数： | 4/226页 |
| 文件大小： | 0K |
| 描述： | IC SUPERH MPU ROMLESS 176LQFP |
| 产品培训模块： | CAN Basics Part-1 CAN Basics Part-2 Electromagnetic Noise Reduction Techniques Part 1 |
| 标准包装： | 1 |
| 系列： | SuperH® SH7200 |
| 核心处理器： | SH-2A |
| 芯体尺寸： | 32-位 |
| 速度： | 120MHz |
| 连通性： | EBI/EMI，FIFO，I²C，IEBus，SCI，串行声控 |
| 外围设备： | DMA，POR，PWM，WDT |
| 输入/输出数： | 104 |
| 程序存储器类型： | ROMless |
| RAM 容量： | 32K x 8 |
| 电压 - 电源 (Vcc/Vdd)： | 3 V ~ 3.6 V |
| 数据转换器： | A/D 8x10b; D/A 2x8b |
| 振荡器型： | 外部 |
| 工作温度： | -20°C ~ 70°C |
| 封装/外壳： | 176-LQFP |
| 包装： | 托盘 |
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Page xii of xxxii
R01UH0025EJ0300 Rev. 3.00
Sep 24, 2010
6.3.7
PINT Interrupt Request Register (PIRR) .......................................................... 130
6.3.8
Bank Control Register (IBCR).......................................................................... 131
6.3.9
Bank Number Register (IBNR) ........................................................................ 132
6.3.10
DMA Transfer Request Enable Register 0 (DREQER0) .................................. 133
6.3.11
DMA Transfer Request Enable Register 1 (DREQER1) .................................. 134
6.3.12
DMA Transfer Request Enable Register 2 (DREQER2) .................................. 135
6.3.13
DMA Transfer Request Enable Register 3 (DREQER3) .................................. 136
6.4
Interrupt Sources............................................................................................................... 137
6.4.1
NMI Interrupt.................................................................................................... 137
6.4.2
User Break Interrupt ......................................................................................... 137
6.4.3
H-UDI Interrupt ................................................................................................ 137
6.4.4
IRQ Interrupts ................................................................................................... 138
6.4.5
PINT Interrupts ................................................................................................. 139
6.4.6
On-Chip Peripheral Module Interrupts ............................................................. 139
6.5
Interrupt Exception Handling Vector Table and Priority.................................................. 140
6.6
Operation .......................................................................................................................... 150
6.6.1
Interrupt Operation Sequence ........................................................................... 150
6.6.2
Stack after Interrupt Exception Handling ......................................................... 152
6.7
Interrupt Response Time................................................................................................... 153
6.8
Register Banks .................................................................................................................. 158
6.8.1
Register Banks and Bank Control Registers ..................................................... 159
6.8.2
Bank Save and Restore Operations................................................................... 159
6.8.3
Save and Restore Operations after Saving to All Banks................................... 161
6.8.4
Register Bank Exception................................................................................... 162
6.8.5
Register Bank Error Exception Handling ......................................................... 162
6.9
Data Transfer with Interrupt Request Signals................................................................... 163
6.9.1
Handling Interrupt Request Signals as Sources for CPU Interrupt but
not DMAC Activation ...................................................................................... 163
6.9.2
Handling Interrupt Request Signals as Sources for DMAC Activation but
not CPU Interrupt.............................................................................................. 163
6.10
Usage Note........................................................................................................................ 164
6.10.1
Timing to Clear an Interrupt Source ................................................................. 164
Section 7 User Break Controller (UBC)............................................................ 165
7.1
Features............................................................................................................................. 165
7.2
Input/Output Pin ............................................................................................................... 167
7.3
Register Descriptions ........................................................................................................ 167
7.3.1
Break Address Register (BAR)......................................................................... 168
7.3.2
Break Address Mask Register (BAMR) ........................................................... 169
7.3.3
Break Data Register (BDR) .............................................................................. 170
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| DS7286-054NR1 WAF | 制造商:ON Semiconductor 功能描述: |
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