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参数资料
| 型号： | EP1C6T240I7ES |
| 厂商： | Altera Corporation |
| 英文描述： | Cyclone FPGA Family Data Sheet |
| 中文描述： | 气旋的FPGA系列数据手册 |
| 文件页数： | 53/104页 |
| 文件大小： | 763K |
| 代理商： | EP1C6T240I7ES |
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Altera Corporation
January 2007
2–47
Preliminary
I/O Structure
output pins (
nSTATUS
and
CONF_DONE
) and all the JTAG pins in I/O
bank 3 must operate at 2.5 V because the V
CCIO
level of SSTL-2 is 2.5 V.
I/O banks 1, 2, 3, and 4 support DQS signals with DQ bus modes of
×
8.
For
×
8 mode, there are up to eight groups of programmable DQS and DQ
pins, I/O banks 1, 2, 3, and 4 each have two groups in the 324-pin and
400-pin FineLine BGA packages. Each group consists of one DQS pin, a
set of eight DQ pins, and one DM pin (see
Figure 2–33
). Each DQS pin
drives the set of eight DQ pins within that group.
Figure 2–33. Cyclone Device DQ & DQS Groups in
×
8 Mode
Note (1)
Note to
Figure 2–33
:
(1)
Each DQ group consists of one DQS pin, eight DQ pins, and one DM pin.
Table 2–10
shows the number of DQ pin groups per device.
DQ Pins
DQS Pin
DM Pin
Top, Bottom, Left, or Right I/O Bank
Table 2–10. DQ Pin Groups (Part 1 of 2)
Device
Package
Number of
×
8 DQ
Pin Groups
Total DQ Pin
Count
EP1C3
100-pin TQFP
(1)
3
24
144-pin TQFP
4
32
EP1C4
324-pin FineLine BGA
8
64
400-pin FineLine BGA
8
64
相关PDF资料 |
PDF描述 |
|---|---|
| EP1C6T240I8ES | Cyclone FPGA Family Data Sheet |
| EP1C6T256C6ES | Cyclone FPGA Family Data Sheet |
| EP1C6T256C7ES | Cyclone FPGA Family Data Sheet |
| EP1C6T256C8ES | Cyclone FPGA Family Data Sheet |
| EP1C6T256I6ES | Cyclone FPGA Family Data Sheet |
相关代理商/技术参数 |
参数描述 |
|---|---|
| EP1F | 制造商:NEC 制造商全称:NEC 功能描述:HIGH HEAT RESISTIVITY |
| EP1F-B3G1 | 制造商:NEC 制造商全称:NEC 功能描述:HIGH HEAT RESISTIVITY |
| EP1FB3G1S | 制造商:World Products 功能描述:Electromechanical Relay SPDT 25A 12VDC 225Ohm Through Hole |
| EP1F-B3G1T | 制造商:NEC 制造商全称:NEC 功能描述:HIGH HEAT RESISTIVITY |
| EP1F-B3G1TT | 制造商:NEC 制造商全称:NEC 功能描述:HIGH HEAT RESISTIVITY |
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