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参数资料
| 型号： | EP1K50FC484-3F |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 现场可编程门阵列（FPGA） |
| 文件页数： | 22/86页 |
| 文件大小： | 1263K |
| 代理商： | EP1K50FC484-3F |
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Altera Corporation
29
ACEX 1K Programmable Logic Device Family Data Sheet
Development
13
Tools
Figure 14. ACEX 1K Interconnect Resources
I/O Element
An IOE contains a bidirectional I/O buffer and a register that can be used
either as an input register for external data that requires a fast setup time
or as an output register for data that requires fast clock-to-output
performance. In some cases, using an LE register for an input register will
result in a faster setup time than using an IOE register. IOEs can be used
as input, output, or bidirectional pins. The compiler uses the
programmable inversion option to invert signals from the row and
column interconnect automatically where appropriate. For bidirectional
registered I/O implementation, the output register should be in the IOE
and the data input and output enable registers should be LE registers
placed adjacent to the bidirectional pin. Figure 15 shows the bidirectional
I/O registers.
I/O Element (IOE)
Row
Interconnect
IOE
Column
Interconnect
LAB
B1
See Figure 17
for details.
See Figure 16
for details.
LAB
A3
LAB
B3
LAB
A1
LAB
A2
LAB
B2
IOE
Cascade &
To LAB B4
To LAB A4
To LAB B5
To LAB A5
IOE
Carry Chains
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PDF描述 |
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相关代理商/技术参数 |
参数描述 |
|---|---|
| EP1K50FC484-3N | 功能描述:FPGA - 现场可编程门阵列 FPGA - ACEX 1K 360 LABs 249 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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