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参数资料
| 型号： | EP1K50QI208-1F |
| 英文描述： | Field Programmable Gate Array (FPGA) |
| 中文描述： | 现场可编程门阵列（FPGA） |
| 文件页数： | 27/86页 |
| 文件大小： | 1263K |
| 代理商： | EP1K50QI208-1F |
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Altera Corporation
33
ACEX 1K Programmable Logic Device Family Data Sheet
Development
13
Tools
Row-to-IOE Connections
When an IOE is used as an input signal, it can drive two separate row
channels. The signal is accessible by all LEs within that row. When an IOE
is used as an output, the signal is driven by a multiplexer that selects a
signal from the row channels. Up to eight IOEs connect to each side of
each row channel (see Figure 16).
Figure 16. ACEX 1K Row-to-IOE Connections
Note:
(1)
The values for m and n are shown in Table 8.
Table 8 lists the ACEX 1K row-to-IOE interconnect resources.
n
Each IOE is driven by an
m-to-1 multiplexer.
Each IOE can drive two
row channels.
IOE8
IOE1
m
Row FastTrack
Interconnect
n
Table 8. ACEX 1K Row-to-IOE Interconnect Resources
Device
Channels per Row (n)
Row Channels per Pin (m)
EP1K10
144
18
EP1K30
216
27
EP1K50
216
27
EP1K100
312
39
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