参数资料
| 型号： | EP20K100EFC324-2 |
| 厂商： | Altera |
| 文件页数： | 71/117页 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 100K 324-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 84 |
| 系列： | APEX-20K® |
| LAB/CLB数： | 416 |
| 逻辑元件/单元数： | 4160 |
| RAM 位总计： | 53248 |
| 输入/输出数： | 246 |
| 门数： | 263000 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 324-BGA |
| 供应商设备封装： | 324-FBGA（19x19） |
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Altera Corporation
57
APEX 20K Programmable Logic Device Family Data Sheet
Notes to Table 21:
(1)
The most significant bit (MSB) is on the left.
(2)
The IDCODE’s least significant bit (LSB) is always 1.
Figure 31 shows the timing requirements for the JTAG signals.
Figure 31. APEX 20K JTAG Waveforms
Table 21. 32-Bit APEX 20K Device IDCODE
Device
IDCODE (32 Bits) (1)
Version
(4 Bits)
Part Number (16 Bits)
Manufacturer
Identity (11 Bits)
1 (1 Bit)
EP20K30E
0000
1000 0000 0011 0000
000 0110 1110
1
EP20K60E
0000
1000 0000 0110 0000
000 0110 1110
1
EP20K100
0000
0000 0100 0001 0110
000 0110 1110
1
EP20K100E
0000
1000 0001 0000 0000
000 0110 1110
1
EP20K160E
0000
1000 0001 0110 0000
000 0110 1110
1
EP20K200
0000
0000 1000 0011 0010
000 0110 1110
1
EP20K200E
0000
1000 0010 0000 0000
000 0110 1110
1
EP20K300E
0000
1000 0011 0000 0000
000 0110 1110
1
EP20K400
0000
0001 0110 0110 0100
000 0110 1110
1
EP20K400E
0000
1000 0100 0000 0000
000 0110 1110
1
EP20K600E
0000
1000 0110 0000 0000
000 0110 1110
1
EP20K1000E
0000
1001 0000 0000 0000
000 0110 1110
1
TDO
TCK
tJPZX
t
JPCO
tJPH
t JPXZ
tJCP
tJPSU
t JCL
tJCH
TDI
TMS
Signal
to Be
Captured
Signal
to Be
Driven
t
JSZX
tJSSU
tJSH
t
JSCO
tJSXZ
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