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参数资料
| 型号： | EP20K100EFC784-2 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | LOADABLE PLD, PBGA784 |
| 文件页数： | 52/65页 |
| 文件大小： | 781K |
| 代理商： | EP20K100EFC784-2 |
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Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Preliminary Information
Timing Model
The continuous, high-performance FastTrack Interconnect routing
resources ensure predictable performance and accurate simulation and
timing analysis. This predictable performance contrasts with that of
FPGAs, which use a segmented connection scheme and therefore have
unpredictable performance.
Timing simulation and delay prediction are available with the Quartus
Simulator and Timing Analyzer, or with industry-standard EDA tools.
The Simulator offers both pre-synthesis functional simulation to evaluate
logic design accuracy and post-synthesis timing simulation with 1-ps
resolution. The Timing Analyzer provides point-to-point timing delay
information, setup and hold time analysis, and device-wide performance
analysis. Figure 36 shows the timing model for bidirectional I/O pin
timing.
Figure 36. Synchronous Bidirectional Pin External Timing Model
APEX 20K devices.
PRN
CLRN
D
Q
PRN
CLRN
D
Q
PRN
CLRN
D
Q
Dedicated
Clock
Bidirectional
Pin
Output Register
Input Register
OE Register
tINSUBIDIR
tOUTCOBIDIR
tXZBIDIR
tZXBIDIR
tINHBIDIR
Table 19. External Timing Parameters
Symbol
Parameter
Conditions
tINSU
Setup time with global clock at IOE register
tINH
Hold time with global clock at IOE register
tOUTCO
Clock-to-output delay with global clock at IOE register
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PDF描述 |
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参数描述 |
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