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参数资料
| 型号： | EP20K100EFC784-3 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | LOADABLE PLD, PBGA784 |
| 文件页数： | 61/65页 |
| 文件大小： | 781K |
| 代理商： | EP20K100EFC784-3 |
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Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Preliminary Information
Notes to table:
(1)
All pins that are not listed are user I/O pins.
(2)
This pin is a dedicated pin; it is not available as a user I/O pin.
(3)
This pin can be used as a user I/O pin if it is not used for its device-wide or
configuration function.
(4)
This pin can be used as a user I/O pin after configuration.
(5)
This pin is tri-stated in user mode.
(6)
This pin shows the status of the ClockLock and ClockBoost circuitry. When the
ClockLock and ClockBoost circuitry is locked to the incoming clock and generates
an internal clock, LOCK is driven high. LOCK remains high if a periodic clock stops
clocking. The LOCK function is optional; if the LOCK output is not used, this pin is a
user I/O pin.
(7)
This pin drives the ClockLock and ClockBoost circuitry.
(8)
This pin is the power or ground for the ClockLock and ClockBoost circuitry. To
ensure noise resistance, the power and ground supply to the ClockLock and
ClockBoost circuitry should be isolated from the power and ground to the rest of
the device. If the ClockLock or ClockBoost circuitry is not used, this power or
ground pin should be connected to VCCINT or GNDINT, respectively.
(9)
The user I/O pin count includes dedicated input pins, dedicated clock pins, and all
I/O pins.
相关PDF资料 |
PDF描述 |
|---|---|
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| EP20K200BC784-1 | LOADABLE PLD, PBGA784 |
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相关代理商/技术参数 |
参数描述 |
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