参数资料
| 型号： | EP20K160EFC484-1 |
| 厂商： | Altera |
| 文件页数： | 48/117页 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 160K 484-FBGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 60 |
| 系列： | APEX-20K® |
| LAB/CLB数： | 640 |
| 逻辑元件/单元数： | 6400 |
| RAM 位总计： | 81920 |
| 输入/输出数： | 316 |
| 门数： | 404000 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 484-BGA |
| 供应商设备封装： | 484-FBGA（23x23） |
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Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
f For more information on APEX 20KE devices and CAM, see Application
Driving Signals to the ESB
ESBs provide flexible options for driving control signals. Different clocks
can be used for the ESB inputs and outputs. Registers can be inserted
independently on the data input, data output, read address, write
address, WE, and RE signals. The global signals and the local interconnect
can drive the WE and RE signals. The global signals, dedicated clock pins,
and local interconnect can drive the ESB clock signals. Because the LEs
drive the local interconnect, the LEs can control the WE and RE signals and
the ESB clock, clock enable, and asynchronous clear signals. Figure 24
shows the ESB control signal generation logic.
Figure 24. ESB Control Signal Generation
Note to Figure 24:
(1)
APEX 20KE devices have four dedicated clocks.
An ESB is fed by the local interconnect, which is driven by adjacent LEs
(for high-speed connection to the ESB) or the MegaLAB interconnect. The
ESB can drive the local, MegaLAB, or FastTrack Interconnect routing
structure to drive LEs and IOEs in the same MegaLAB structure or
anywhere in the device.
RDEN
WREN
INCLOCK
INCLKENA
OUTCLOCK
OUTCLKENA
Dedicated
Clocks
Global
Signals
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
2 or 4
4
Local
Interconnect
Local
Interconnect
INCLR OUTCLR
(1)
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PDF描述 |
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参数描述 |
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| EP20K160EFC484-2ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
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