参数资料
型号: EP20K300E
厂商: Altera Corporation
英文描述: Programmable Logic Device Family
中文描述: 可编程逻辑器件系列
文件页数: 39/117页
文件大小: 570K
代理商: EP20K300E
Altera Corporation
39
APEX 20K Programmable Logic Device Family Data Sheet
Figure 25. APEX 20K Bidirectional I/O Registers
Note (1)
Note to
Figure 25
:
(1)
The output enable and input registers are LE registers in the LAB adjacent to the bidirectional pin.
VCC
OE[7..0]
CLK[1..0]
ENA[5..0]
CLRn[1..0]
Peripheral Control
Bus
CLRN
D
Q
ENA
VCC
2 Dedicated
Clock Inputs
Chip-Wide
Output Enable
CLK[3..2]
2
12
VCC
VCC
Chip-Wide
Reset
Input Pin to
Core Delay
Slew-Rate
Control
VCCIO
Optional
PCI Clamp
Output Register
t Delay
Open-Drain
Output
Core to Output
Register Delay
Input Pin to Input
Register Delay
CLRN
D
Q
ENA
VCC
Chip-Wide
Reset
Input Register
Output Register
CLRN
D
Q
ENA
Chip-Wide Reset
VCC
OE Register
VCC
4 Dedicated
Inputs
Row, Column,
or Local Interconnect
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