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参数资料
| 型号： | EP20K30E |
| 厂商： | Altera Corporation |
| 英文描述： | Programmable Logic Device Family |
| 中文描述： | 可编程逻辑器件系列 |
| 文件页数： | 12/117页 |
| 文件大小： | 570K |
| 代理商： | EP20K30E |
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12
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
Each LAB contains dedicated logic for driving control signals to its LEs
and ESBs. The control signals include clock, clock enable, asynchronous
clear, asynchronous preset, asynchronous load, synchronous clear, and
synchronous load signals. A maximum of six control signals can be used
at a time. Although synchronous load and clear signals are generally used
when implementing counters, they can also be used with other functions.
Each LAB can use two clocks and two clock enable signals. Each LAB’s
clock and clock enable signals are linked (e.g., any LE in a particular LAB
using
CLK1
will also use
CLKENA1
). LEs with the same clock but different
clock enable signals either use both clock signals in one LAB or are placed
into separate LABs.
If both the rising and falling edges of a clock are used in a LAB, both LAB-
wide clock signals are used.
The LAB-wide control signals can be generated from the LAB local
interconnect, global signals, and dedicated clock pins. The inherent low
skew of the FastTrack Interconnect enables it to be used for clock
distribution.
Figure 4
shows the LAB control signal generation circuit.
Figure 4. LAB Control Signal Generation
Notes to
Figure 4
:
(1)
APEX 20KE devices have four dedicated clocks.
(2)
The
LABCLR1
and
LABCLR2
signals also control asynchronous load and asynchronous preset for LEs within the
LAB.
(3)
The
SYNCCLR
signal can be generated by the local interconnect or global signals.
SYNCCLR
or LABCLK2 (3)
SYNCLOAD
or LABCLKENA2
LABCLK1
LABCLKENA1
LABCLR2 (2)
LABCLR1 (2)
Dedicated
Clocks
Global
Signals
Local
Interconnect
Local
Interconnect
Local
Interconnect
Local
Interconnect
2 or 4 (1)
4
相关PDF资料 |
PDF描述 |
|---|---|
| EP20K400 | Programmable Logic Device Family |
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参数描述 |
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| EP20K30EFC144-2 | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 192 Macro 93 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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