参数资料
| 型号： | EP20K60EBC356-1 |
| 厂商： | Altera |
| 文件页数： | 54/117页 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 600K 356-BGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB数： | 2560 |
| 逻辑元件/单元数： | 2560 |
| RAM 位总计： | 32768 |
| 输入/输出数： | 196 |
| 门数： | 162000 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 356-BGA |
| 供应商设备封装： | 356-BGA（35x35） |
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Altera Corporation
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APEX 20K Programmable Logic Device Family Data Sheet
Figure 26. APEX 20KE Bidirectional I/O Registers
Notes to Figure 26:
(1)
This programmable delay has four settings: off and three levels of delay.
(2)
The output enable and input registers are LE registers in the LAB adjacent to the bidirectional pin.
VCC
OE[7..0]
CLK[1..0]
ENA[5..0]
CLRn[1..0]
Peripheral Control
Bus
CLRN/
PRN
D
Q
ENA
VCC
4 Dedicated
Clock Inputs
Chip-Wide
Output Enable
CLK[3..0]
4
12
VCC
Chip-Wide
Reset
Input Pin to
Core Delay
(1)
Slew-Rate
Control
Open-Drain
Output
VCCIO
Optional
PCI Clamp
Output Register
t
Delay
Core to Output
Register Delay
Input Pin to Input
Register Delay
CLRN
DQ
ENA
VCC
Chip-Wide
Reset
Input Register
Output Register
CLRN
DQ
ENA
Chip-Wide Reset
VCC
OE Register
VCC
4 Dedicated
Inputs
Row, Column, FastRow,
or Local Interconnect
Clock Enable
Delay
(1)
Input Pin to
Core Delay
(1)
CO
Input Pin to
Core Delay
(1)
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PDF描述 |
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参数描述 |
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| EP20K60EBC356-2 | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 256 Macro 196 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP20K60EBC356-2ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K60EBC356-2X | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 256 Macro 196 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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