参数资料
| 型号： | EP20K60EBC356-1 |
| 厂商： | Altera |
| 文件页数： | 68/117页 |
| 文件大小： | 0K |
| 描述： | IC APEX 20KE FPGA 600K 356-BGA |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 24 |
| 系列： | APEX-20K® |
| LAB/CLB数： | 2560 |
| 逻辑元件/单元数： | 2560 |
| RAM 位总计： | 32768 |
| 输入/输出数： | 196 |
| 门数： | 162000 |
| 电源电压： | 1.71 V ~ 1.89 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 356-BGA |
| 供应商设备封装： | 356-BGA（35x35） |
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54
Altera Corporation
APEX 20K Programmable Logic Device Family Data Sheet
(1)
All input clock specifications must be met. The PLL may not lock onto an incoming clock if the clock specifications
are not met, creating an erroneous clock within the device.
(2)
The maximum lock time is 40 s or 2000 input clock cycles, whichever occurs first.
(3)
Before configuration, the PLL circuits are disable and powered down. During configuration, the PLLs are still
disabled. The PLLs begin to lock once the device is in the user mode. If the clock enable feature is used, lock begins
once the CLKLK_ENA pin goes high in user mode.
(4)
The PLL VCO operating range is 200 MHz fVCO 840 MHz for LVDS mode.
SignalTap
Embedded
Logic Analyzer
APEX 20K devices include device enhancements to support the SignalTap
embedded logic analyzer. By including this circuitry, the APEX 20K
device provides the ability to monitor design operation over a period of
time through the IEEE Std. 1149.1 (JTAG) circuitry; a designer can analyze
internal logic at speed without bringing internal signals to the I/O pins.
This feature is particularly important for advanced packages such as
FineLine BGA packages because adding a connection to a pin during the
debugging process can be difficult after a board is designed and
manufactured.
fIN
Input clock frequency
3.3-V LVTTL
1.5
290
1.5
257
MHz
2.5-V LVTTL
1.5
281
1.5
250
MHz
1.8-V LVTTL
1.5
272
1.5
243
MHz
GTL+
1.5
303
1.5
261
MHz
SSTL-2 Class
I
1.5
291
1.5
253
MHz
SSTL-2 Class
II
1.5
291
1.5
253
MHz
SSTL-3 Class
I
1.5
300
1.5
260
MHz
SSTL-3 Class
II
1.5
300
1.5
260
MHz
LVDS
1.5
420
1.5
350
MHz
Table 18. APEX 20KE Clock Input & Output Parameters
(Part 2 of 2)
Note (1)
Symbol
Parameter
I/O Standard
-1X Speed Grade
-2X Speed Grade
Units
Min
Max
Min
Max
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PDF描述 |
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参数描述 |
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| EP20K60EBC356-2 | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 256 Macro 196 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
| EP20K60EBC356-2ES | 制造商:未知厂家 制造商全称:未知厂家 功能描述:FPGA |
| EP20K60EBC356-2X | 功能描述:FPGA - 现场可编程门阵列 CPLD - APEX 20K 256 Macro 196 IOs RoHS:否 制造商:Altera Corporation 系列:Cyclone V E 栅极数量: 逻辑块数量:943 内嵌式块RAM - EBR:1956 kbit 输入/输出端数量:128 最大工作频率:800 MHz 工作电源电压:1.1 V 最大工作温度:+ 70 C 安装风格:SMD/SMT 封装 / 箱体:FBGA-256 |
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