参数资料
| 型号： | EP2AGX260FF35I3 |
| 厂商： | Altera |
| 文件页数： | 71/90页 |
| 文件大小： | 0K |
| 描述： | IC ARRIA II GX 260K 1152FBGA |
| 标准包装： | 3 |
| 系列： | Arria II GX |
| LAB/CLB数： | 10260 |
| 逻辑元件/单元数： | 244188 |
| RAM 位总计： | 12038144 |
| 输入/输出数： | 612 |
| 电源电压： | 0.87 V ~ 0.93 V |
| 安装类型： | 表面贴装 |
| 工作温度： | -40°C ~ 100°C |
| 封装/外壳： | 1152-BBGA |
| 供应商设备封装： | 1152-FBGA（27x27） |
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Chapter 1: Device Datasheet for Arria II Devices
1–65
Switching Characteristics
December 2013
Altera Corporation
fHSCLK_OUT (output
clock frequency)
—
5
—
717 (7)
5
—
717 (7)
MHz
Transmitter
fHSDR (true LVDS
output data rate)
SERDES factor, J = 3
to 10
(using dedicated
SERDES) (8)
—
1250
—
1250
Mbps
SERDES factor J = 2,
(using DDR registers)
—
—
Mbps
SERDES factor J = 1,
(uses an SDR
register)
—
—
Mbps
fHSDR (emulated
LVDS_E_3R output
data rate) (5)
SERDES factor J = 4
to 10
—
1152
—
800
Mbps
fHSDR (emulated
LVDS_E_1R output
data rate)
—200
—
200
Mbps
tx Jitter
Total jitter for data
rate, 600 Mbps to
1.6 Gbps
—
160—
—160
ps
Total jitter for data
rate, < 600 Mbps
—
0.1—
—0.1
UI
tx Jitter - emulated
differential I/O
standards with three
external output resistor
network
Total jitter for data
rate, 600 Mbps to
1.25 Gbps
—
300—
—325
ps
Total jitter for data
rate < 600 Mbps
—
0.2
—
0.25
UI
tx Jitter - emulated
differential I/O
standards with one
external output resistor
network
—
—0.15—
—0.15
UI
tDUTY
TX output clock duty
cycle for both True
and emulated
differential I/O
standards
45
50
55
45
50
55
%
Table 1–54. High-Speed I/O Specifications for Arria II GZ Devices (Note 1), (2), (10) (Part 2 of 3)
Symbol
Conditions
C3, I3
C4, I4
Unit
Min
Typ
Max
Min
Typ
Max
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