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参数资料
| 型号： | EPF10K30EQC208-3N |
| 厂商： | Altera |
| 文件页数： | 20/100页 |
| 文件大小： | 0K |
| 描述： | IC FLEX 10KE FPGA 30K 208-PQFP |
| 产品培训模块： | Three Reasons to Use FPGA's in Industrial Designs |
| 标准包装： | 72 |
| 系列： | FLEX-10KE® |
| LAB/CLB数： | 216 |
| 逻辑元件/单元数： | 1728 |
| RAM 位总计： | 24576 |
| 输入/输出数： | 147 |
| 门数： | 119000 |
| 电源电压： | 2.375 V ~ 2.625 V |
| 安装类型： | 表面贴装 |
| 工作温度： | 0°C ~ 85°C |
| 封装/外壳： | 208-BFQFP |
| 供应商设备封装： | 208-PQFP（28x28） |
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Altera Corporation
FLEX 10KE Embedded Programmable Logic Devices Data Sheet
Asynchronous Clear
The flipflop can be cleared by either LABCTRL1 or LABCTRL2. In this
mode, the preset signal is tied to VCC to deactivate it.
Asynchronous Preset
An asynchronous preset is implemented as an asynchronous load, or with
an asynchronous clear. If DATA3 is tied to VCC, asserting LABCTRL1
asynchronously loads a one into the register. Alternatively, the Altera
software can provide preset control by using the clear and inverting the
input and output of the register. Inversion control is available for the
inputs to both LEs and IOEs. Therefore, if a register is preset by only one
of the two LABCTRL signals, the DATA3 input is not needed and can be
used for one of the LE operating modes.
Asynchronous Preset & Clear
When implementing asynchronous clear and preset, LABCTRL1 controls
the preset and LABCTRL2 controls the clear. DATA3 is tied to VCC, so that
asserting LABCTRL1 asynchronously loads a one into the register,
effectively presetting the register. Asserting LABCTRL2 clears the register.
Asynchronous Load with Clear
When implementing an asynchronous load in conjunction with the clear,
LABCTRL1
implements the asynchronous load of DATA3 by controlling
the register preset and clear. LABCTRL2 implements the clear by
controlling the register clear; LABCTRL2 does not have to feed the preset
circuits.
Asynchronous Load with Preset
When implementing an asynchronous load in conjunction with preset, the
Altera software provides preset control by using the clear and inverting
the input and output of the register. Asserting LABCTRL2 presets the
register, while asserting LABCTRL1 loads the register. The Altera software
inverts the signal that drives DATA3 to account for the inversion of the
register’s output.
Asynchronous Load without Preset or Clear
When implementing an asynchronous load without preset or clear,
LABCTRL1
implements the asynchronous load of DATA3 by controlling
the register preset and clear.
相关PDF资料 |
PDF描述 |
|---|---|
| LT1768IGN#PBF | IC CTRLR CCFL SGL/MULT HP 16SSOP |
| EPF10K30EQC208-3 | IC FLEX 10KE FPGA 30K 208-PQFP |
| VI-2N2-CY-S | CONVERTER MOD DC/DC 15V 50W |
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相关代理商/技术参数 |
参数描述 |
|---|---|
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| EPF10K30EQI208-2DX | 制造商:未知厂家 制造商全称:未知厂家 功能描述:ASIC |
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