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参数资料
| 型号： | EPM7064AETI100-7 |
| 厂商： | Altera |
| 文件页数： | 38/64页 |
| 文件大小： | 0K |
| 描述： | IC MAX 7000 CPLD 64 100-TQFP |
| 产品变化通告： | Bond Wire Change 4/Sept/2008 |
| 标准包装： | 270 |
| 系列： | MAX® 7000A |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 7.5ns |
| 电压电源 - 内部： | 3 V ~ 3.6 V |
| 逻辑元件/逻辑块数目： | 4 |
| 宏单元数： | 64 |
| 门数： | 1250 |
| 输入/输出数： | 68 |
| 工作温度： | -40°C ~ 85°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 100-TQFP |
| 供应商设备封装： | 100-TQFP（14x14） |
| 包装： | 托盘 |
| 其它名称： | 544-2010 EPM7064AETI100-7-ND |
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Altera Corporation
43
MAX 7000A Programmable Logic Device Data Sheet
Table 23. EPM7256AE External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-5
-7
-10
Min
Max
Min
Max
Min
Max
tPD1
Input to non-
registered output
C1 = 35 pF
5.5
7.5
10
ns
tPD2
I/O input to non-
registered output
C1 = 35 pF
5.5
7.5
10
ns
tSU
Global clock setup
time
3.9
5.2
6.9
ns
tH
Global clock hold time (2)
0.0
ns
tFSU
Global clock setup
time of fast input
2.5
3.0
ns
tFH
Global clock hold time
of fast input
0.0
ns
tCO1
Global clock to output
delay
C1 = 35 pF
1.0
3.5
1.0
4.8
1.0
6.4
ns
tCH
Global clock high time
2.0
3.0
4.0
ns
tCL
Global clock low time
2.0
3.0
4.0
ns
tASU
Array clock setup time (2)
2.0
2.7
3.6
ns
tAH
Array clock hold time
0.2
0.3
0.5
ns
tACO1
Array clock to output
delay
C1 = 35 pF
1.0
5.4
1.0
7.3
1.0
9.7
ns
tACH
Array clock high time
2.0
3.0
4.0
ns
tACL
Array clock low time
2.0
3.0
4.0
ns
tCPPW
Minimum pulse width
for clear and preset
2.0
3.0
4.0
ns
tCNT
Minimum global clock
period
5.8
7.9
10.5
ns
fCNT
Maximum internal
global clock frequency
172.4
126.6
95.2
MHz
tACNT
Minimum array clock
period
5.8
7.9
10.5
ns
fACNT
Maximum internal
array clock frequency
172.4
126.6
95.2
MHz
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PDF描述 |
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参数描述 |
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| EPM7064AETI44-7N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX 7000 64 Macro 36 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
| EPM7064B | 制造商:ALTERA 制造商全称:Altera Corporation 功能描述:Programmable Logic Device |
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