参数资料
型号: EPM7064AETI100-7
厂商: Altera
文件页数: 42/64页
文件大小: 0K
描述: IC MAX 7000 CPLD 64 100-TQFP
产品变化通告: Bond Wire Change 4/Sept/2008
标准包装: 270
系列: MAX® 7000A
可编程类型: 系统内可编程
最大延迟时间 tpd(1): 7.5ns
电压电源 - 内部: 3 V ~ 3.6 V
逻辑元件/逻辑块数目: 4
宏单元数: 64
门数: 1250
输入/输出数: 68
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 100-TQFP
供应商设备封装: 100-TQFP(14x14)
包装: 托盘
其它名称: 544-2010
EPM7064AETI100-7-ND
Altera Corporation
47
MAX 7000A Programmable Logic Device Data Sheet
Table 26. EPM7512AE Internal Timing Parameters (Part 1 of 2)
Symbol
Parameter
Conditions
Speed Grade
Unit
-7
-10
-12
Min
Max
Min
Max
Min
Max
tIN
Input pad and buffer delay
0.7
0.9
1.0
ns
tIO
I/O input pad and buffer
delay
0.7
0.9
1.0
ns
tFIN
Fast input delay
3.1
3.6
4.1
ns
tSEXP
Shared expander delay
2.7
3.5
4.4
ns
tPEXP
Parallel expander delay
0.4
0.5
0.6
ns
tLAD
Logic array delay
2.2
2.8
3.5
ns
tLAC
Logic control array delay
1.0
1.3
1.7
ns
tIOE
Internal output enable delay
0.0
ns
tOD1
Output buffer and pad
delay, slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
1.0
1.5
1.7
ns
tOD2
Output buffer and pad
delay, slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
1.5
2.0
2.2
ns
tOD3
Output buffer and pad
delay, slow slew rate = on
VCCIO = 2.5 V or 3.3 V
C1 = 35 pF
6.0
6.5
6.7
ns
tZX1
Output buffer enable delay,
slow slew rate = off
VCCIO = 3.3 V
C1 = 35 pF
4.0
5.0
ns
tZX2
Output buffer enable delay,
slow slew rate = off
VCCIO = 2.5 V
C1 = 35 pF
4.5
5.5
ns
tZX3
Output buffer enable delay,
slow slew rate = on
VCCIO = 3.3 V
C1 = 35 pF
9.0
10.0
ns
tXZ
Output buffer disable delay C1 = 5 pF
4.0
5.0
ns
tSU
Register setup time
2.1
3.0
3.5
ns
tH
Register hold time
0.6
0.8
1.0
ns
tFSU
Register setup time of fast
input
1.6
ns
tFH
Register hold time of fast
input
1.4
ns
tRD
Register delay
1.3
1.7
2.1
ns
tCOMB
Combinatorial delay
0.6
0.8
1.0
ns
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