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参数资料
| 型号： | EPM7064LC84-10 |
| 厂商： | Altera |
| 文件页数： | 22/66页 |
| 文件大小： | 0K |
| 描述： | IC MAX 7000 CPLD 64 84-PLCC |
| 标准包装： | 75 |
| 系列： | MAX® 7000 |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 10.0ns |
| 电压电源 - 内部： | 4.75 V ~ 5.25 V |
| 逻辑元件/逻辑块数目： | 4 |
| 宏单元数： | 64 |
| 门数： | 1250 |
| 输入/输出数： | 68 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 84-LCC（J 形引线） |
| 供应商设备封装： | 84-PLCC（29.31x29.31） |
| 包装： | 管件 |
| 其它名称： | 544-2304-5 |
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Altera Corporation
29
MAX 7000 Programmable Logic Device Family Data Sheet
Figure 12. MAX 7000 Timing Model
Notes:
(1)
Only available in MAX 7000E and MAX 7000S devices.
(2)
Not available in 44-pin devices.
The timing characteristics of any signal path can be derived from the
timing model and parameters of a particular device. External timing
parameters, which represent pin-to-pin timing delays, can be calculated
as the sum of internal parameters. Figure 13 shows the internal timing
relationship of internal and external delay parameters.
f For more infomration, see Application Note 94 (Understanding MAX 7000
Logic Array
Delay
t LAD
Output
Delay
t OD3
t OD2
t OD1
t XZ
Z
t X1
t ZX2
t ZX3
Input
Delay
t IN
Register
Delay
t SU
t H
t PRE
t CLR
t RD
t COMB
t FSU
t FH
PIA
Delay
t PIA
Shared
Expander Delay
t SEXP
Register
Control Delay
t LAC
t IC
t EN
I/O
Delay
t IO
Global Control
Delay
t GLOB
Internal Output
Enable Delay
t IOE
Parallel
Expander Delay
t PEXP
Fast
Input Delay
t FIN
(1)
(2)
(1)
(2)
相关PDF资料 |
PDF描述 |
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相关代理商/技术参数 |
参数描述 |
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