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参数资料
| 型号： | EPM7096LC68-15H |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | EE PLD, 15 ns, PQCC68 |
| 封装： | PLASTIC, LCC-68 |
| 文件页数： | 25/66页 |
| 文件大小： | 1486K |
| 代理商： | EPM7096LC68-15H |
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Altera Corporation
31
MAX 7000 Programmable Logic Device Family Data Sheet
operating conditions.
Table 19. MAX 7000 & MAX 7000E External Timing Parameters
Symbol
Parameter
Conditions
-6 Speed Grade
-7 Speed Grade
Unit
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
6.0
7.5
ns
tPD2
I/O input to non-registered output
C1 = 35 pF
6.0
7.5
ns
tSU
Global clock setup time
5.0
6.0
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast input
2.5
3.0
ns
tFH
Global clock hold time of fast input
0.5
ns
tCO1
Global clock to output delay
C1 = 35 pF
4.0
4.5
ns
tCH
Global clock high time
2.5
3.0
ns
tCL
Global clock low time
2.5
3.0
ns
tASU
Array clock setup time
2.5
3.0
ns
tAH
Array clock hold time
2.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
6.5
7.5
ns
tACH
Array clock high time
3.0
ns
tACL
Array clock low time
3.0
ns
tCPPW
Minimum pulse width for clear and
preset
3.0
ns
tODH
Output data hold time after clock
C1 = 35 pF (4)
1.0
ns
tCNT
Minimum global clock period
6.6
8.0
ns
fCNT
Maximum internal global clock
frequency
151.5
125.0
MHz
tACNT
Minimum array clock period
6.6
8.0
ns
fACNT
Maximum internal array clock
frequency
151.5
125.0
MHz
fMAX
Maximum clock frequency
200
166.7
MHz
相关PDF资料 |
PDF描述 |
|---|---|
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| EPM7096LC84-12H | EE PLD, 12 ns, PQCC84 |
| EPM7128SLC84-10F | EE PLD, 10 ns, PQCC84 |
| EPM7128SLC84-15F | EE PLD, 15 ns, PQCC84 |
相关代理商/技术参数 |
参数描述 |
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