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参数资料
| 型号： | EPM7128AETI144-6 |
| 厂商： | ALTERA CORP |
| 元件分类： | PLD |
| 英文描述： | EE PLD, 6 ns, PQFP144 |
| 封装： | TQFP-144 |
| 文件页数： | 24/51页 |
| 文件大小： | 1559K |
| 代理商： | EPM7128AETI144-6 |
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624
Altera Corporation
MAX 7000A Programmable Logic Device Family Data Sheet
Preliminary Information
Table 15. EPM7256A External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-6
-7
-10
-12
Min
Max
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered
output
C1 = 35 pF
6.0
7.5
10.0
12.0
ns
tPD2
I/O input to non-
registered output
C1 = 35 pF
6.0
7.5
10.0
12.0
ns
tSU
Global clock setup time
3.7
4.6
6.2
7.4
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time
of fast input
2.5
3.0
ns
tFH
Global clock hold time of
fast input
0.0
ns
tCO1
Global clock to output
delay
C1 = 35 pF
1.0
3.3
1.0
4.2
1.0
5.5
1.0
6.6
ns
tCH
Global clock high time
3.0
4.0
ns
tCL
Global clock low time
3.0
4.0
ns
tASU
Array clock setup time
0.8
1.0
1.4
1.6
ns
tAH
Array clock hold time
1.9
2.7
4.0
5.1
ns
tACO1
Array clock to output
delay
C1 = 35 pF
1.0
6.2
1.0
7.8
1.0
10.3
1.0
12.4
ns
tACH
Array clock high time
3.0
4.0
ns
tACL
Array clock low time
3.0
4.0
ns
tCNT
Minimum global clock
period
6.4
8.0
10.7
12.8
ns
fCNT
Maximum internal global
clock frequency
156.3
125.0
93.5
78.1
MHz
tACNT
Minimum array clock
period
6.4
8.0
10.7
12.8
ns
fACNT
Maximum internal array
clock frequency
156.3
125.0
93.5
78.1
MHz
fMAX
Maximum clock
frequency
166.7
125.0
MHz
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PDF描述 |
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