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参数资料
| 型号： | EPM7192SQC160-10F |
| 厂商： | Altera |
| 文件页数： | 31/66页 |
| 文件大小： | 0K |
| 描述： | IC MAX 7000 CPLD 192 160-PQFP |
| 标准包装： | 24 |
| 系列： | MAX® 7000 |
| 可编程类型： | 系统内可编程 |
| 最大延迟时间 tpd(1)： | 10.0ns |
| 电压电源 - 内部： | 4.75 V ~ 5.25 V |
| 逻辑元件/逻辑块数目： | 12 |
| 宏单元数： | 192 |
| 门数： | 3750 |
| 输入/输出数： | 124 |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 160-BQFP |
| 供应商设备封装： | 160-PQFP（28x28） |
| 包装： | 托盘 |
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Altera Corporation
37
MAX 7000 Programmable Logic Device Family Data Sheet
Table 25. MAX 7000 & MAX 7000E External Timing Parameters
Symbol
Parameter
Conditions
Speed Grade
Unit
-15
-15T
-20
Min
Max
Min
Max
Min
Max
tPD1
Input to non-registered output
C1 = 35 pF
15.0
20.0
ns
tPD2
I/O input to non-registered
output
C1 = 35 pF
15.0
20.0
ns
tSU
Global clock setup time
11.0
12.0
ns
tH
Global clock hold time
0.0
ns
tFSU
Global clock setup time of fast
input
3.0
–
5.0
ns
tFH
Global clock hold time of fast
input
0.0
–
0.0
ns
tCO1
Global clock to output delay
C1 = 35 pF
8.0
12.0
ns
tCH
Global clock high time
5.0
6.0
ns
tCL
Global clock low time
5.0
6.0
ns
tASU
Array clock setup time
4.0
5.0
ns
tAH
Array clock hold time
4.0
5.0
ns
tACO1
Array clock to output delay
C1 = 35 pF
15.0
20.0
ns
tACH
Array clock high time
6.0
6.5
8.0
ns
tACL
Array clock low time
6.0
6.5
8.0
ns
tCPPW
Minimum pulse width for clear
and preset
6.0
6.5
8.0
ns
tODH
Output data hold time after
clock
C1 = 35 pF (4)
1.0
ns
tCNT
Minimum global clock period
13.0
16.0
ns
fCNT
Maximum internal global clock
frequency
76.9
62.5
MHz
tACNT
Minimum array clock period
13.0
16.0
ns
fACNT
Maximum internal array clock
frequency
76.9
62.5
MHz
fMAX
Maximum clock frequency
100
83.3
MHz
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PDF描述 |
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参数描述 |
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| EPM7192SQC160-15N | 功能描述:CPLD - 复杂可编程逻辑器件 CPLD - MAX 7000 192 Macro 124 IOs RoHS:否 制造商:Lattice 系列: 存储类型:EEPROM 大电池数量:128 最大工作频率:333 MHz 延迟时间:2.7 ns 可编程输入/输出端数量:64 工作电源电压:3.3 V 最大工作温度:+ 90 C 最小工作温度:0 C 封装 / 箱体:TQFP-100 |
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