参数资料
型号: EVAL-AD1955EBZ
厂商: Analog Devices Inc
文件页数: 19/24页
文件大小: 0K
描述: BOARD EVAL FOR AD1955
产品培训模块: DAC Architectures
标准包装: 1
DAC 的数量: 2
位数: 24
采样率(每秒): 192k
数据接口: 串行
DAC 型: 电流
工作温度: -40°C ~ 85°C
已供物品:
已用 IC / 零件: AD1955
相关产品: AD1955ARSZRL-ND - IC DAC AUDIO 16-24BIT 28SSOP
AD1955ARSZ-ND - IC DAC AUDIO MULTIBIT 28-SSOP
REV. 0
–4–
AD1955
SPECIFICATIONS (continued)
GROUP DELAY
Chip Mode
Group Delay Calculation
fS (kHz)
Group Delay
Unit
INT8
Mode
5553/(128
fS)48
903.8
s
INT4
Mode
5601/(64
fS)96
911.6
s
INT2
Mode
5659/(32
fS)
192
921
s
Specifications subject to change without notice.
DIGITAL TIMING (Guaranteed over –40 C to +85 C, AVDD = DVDD = 5.0 V 10%.)
Parameter
Description
Min
Unit
tDMP
MCLK Period (FMCLK = 256
FLRCLK)50
ns
tDML
MCLK LO Pulsewidth (All Modes)
0.4
tDMP
ns
tDMH
MCLK HI Pulsewidth (All Modes)
0.4
tDMP
ns
tDBH
BCLK/EF_BCLK High
20
ns
tDBL
BCLK/EF_BCLK Low
20
ns
tDBP
BCLK/EF_BCLK Period
60
ns
tDLS
LRCLK/EF_WCLK Setup
0
ns
tDLH
LRCLK Hold (DSP Serial Port Mode Only)
15
ns
tDWH
EF_WCLK High
20
ns
tDWL
EF_WCLK Low
20
ns
tDDS
SDATA/EF_LDATA/EF_RDATA Setup
0
ns
tDDH
SDATA/EF_LDATA/EF_RDATA Hold
20
ns
tDPHS
DSD_PHASE Setup
20
ns
tDSDS
DSD_DATA Setup
5
ns
tDSDH
DSD_DATA Hold
5
ns
tDSKP
DSD_SCLK Period
60
ns
tDSKH
DSD_SCLK High
20
ns
tDSKL
DSD_SCLK Low
20
ns
tDMP
CCLK Period
50
ns
tDML
CCLK LO Pulsewidth
15
ns
tDMH
CCLK HI Pulsewidth
10
ns
tCLS
CLATCH Setup
0
ns
tCLH
CLATCH Hold
15
ns
tCDS
CDATA Setup
0
ns
tCDH
CDATA Hold
5
ns
tRSTL
RST LO Pulsewidth
10
ns
Specifications subject to change without notice.
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PDF描述
TOOLSTICK381DC TOOLSTICK DAUGHTER CARD
EBM28DRTN-S13 CONN EDGECARD 56POS .156 EXTEND
EBM28DRTH-S13 CONN EDGECARD 56POS .156 EXTEND
ECC15DRTF CONN EDGECARD 30POS DIP .100 SLD
STD24W-G WIRE & CABLE MARKERS
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参数描述
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