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参数资料
| 型号： | EVAL-AD5934EBZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 29/32页 |
| 文件大小： | 0K |
| 描述： | BOARD EVALUATION FOR AD5934 |
| 标准包装： | 1 |
| 主要目的： | 计时，直接数字合成（DDS） |
| 嵌入式： | 否 |
| 已用 IC / 零件： | AD5934 |
| 主要属性： | 12 位数模转换器，24 位调节字宽 |
| 次要属性： | 16MHz 2.7 V ~ 5.5 V 图形用户界面 |
| 已供物品： | 板，线缆，软件 |
| 产品目录页面： | 797 (CN2011-ZH PDF) |
| 相关产品： | AD5934YRSZ-ND - IC NTWK ANALYZER 12B 1MSP 16SSOP AD5934YRSZ-REEL7-ND - IC CONV 12BIT 250KSPS 16SSOP |
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AD5934
Data Sheet
Rev. C | Page 6 of 32
I2C SERIAL INTERFACE TIMING CHARACTERISTICS
Table 2.
Parameter1
Limit at T
MIN, TMAX
Unit
Description
f
SCL
400
kHz max
SCL clock frequency
t
1
2.5
s min
SCL cycle time
t
2
0.6
s min
t
HIGH, SCL high time
t
3
1.3
s min
t
LOW, SCL low time
t
4
0.6
s min
t
HD, STA, start/repeated start condition hold time
t
5
100
ns min
t
SU, DAT, data setup time
t
6
0.9
s max
t
HD, DAT, data hold time
0
s min
t
HD, DAT, data hold time
t
7
0.6
s min
t
SU, STA, setup time for repeated start
t
8
0.6
s min
t
SU, STO, stop condition setup time
t
9
1.3
s min
t
BUF, bus free time between a stop and a start condition
t
10
300
ns max
t
R, rise time of SDA when transmitting
0
ns min
t
R, rise time of SCL and SDA when receiving (CMOS compatible)
t
11
300
ns max
t
F, fall time of SCL and SDA when transmitting
0
ns min
t
F, fall time of SDA when receiving (CMOS compatible)
250
ns max
t
F, fall time of SDA when receiving
20 + 0.1 C
b
ns min
t
F, fall time of SCL and SDA when transmitting
C
b
400
pF max
Capacitive load for each bus line
1 Guaranteed by design and characterization, not production tested.
2 A master device must provide a hold time of at least 300 ns for the SDA signal (referred to V
IH MIN of the SCL signal) to bridge the undefined falling edge of SCL.
3 C
b is the total capacitance of one bus line in pF. Note that tR and tF are measured between 0.3 VDD and 0.7 VDD.
05325-
002
SCL
SDA
START
CONDITION
REPEATED
START
CONDITION
STOP
CONDITION
t9
t3
t10
t11
t4
t6
t2
t5
t7
t8
t1
Figure 2. I2C Interface Timing Diagram
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PDF描述 |
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参数描述 |
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