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参数资料
| 型号： | EVAL-ADUC7028QSZ |
| 厂商： | Analog Devices Inc |
| 文件页数： | 16/104页 |
| 文件大小： | 0K |
| 描述： | KIT DEV ADUC7028 QUICK START |
| 产品培训模块： | ARM7 Applications & Tools Intro to ARM7 Core & Microconverters Process Control |
| 标准包装： | 1 |
| 系列： | QuickStart™ 套件 |
| 类型： | MCU |
| 适用于相关产品： | ADuC7028 |
| 所含物品： | 评估板、电源、缆线、软件和说明文档 |
| 产品目录页面： | 739 (CN2011-ZH PDF) |
| 相关产品： | ADUC7028BBCZ62-RL-ND - IC MCU FLASH 62K 12BIT ADUC7028BBCZ62-ND - IC MCU FLASH 62K 12BIT |
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Data Sheet
ADuC7019/20/21/22/24/25/26/27/28/29
Rev. F | Page 19 of 104
Table 9. SPI Slave Mode Timing (Phase Mode = 0)
Parameter
Description
Min
Typ
Max
Unit
t
CS
CS to SCLK edge1
(2 × tHCLK) + (2 × tUCLK)
ns
tSL
SCLK low pulse width2
(SPIDIV + 1) × tHCLK
ns
tSH
SCLK high pulse width2
(SPIDIV + 1) × tHCLK
ns
tDAV
Data output valid after SCLK edge
25
ns
tDSU
Data input setup time before SCLK edge1
1 × tUCLK
ns
tDHD
Data input hold time after SCLK edge1
2 × tUCLK
ns
tDF
Data output fall time
5
12.5
ns
tDR
Data output rise time
5
12.5
ns
tSR
SCLK rise time
5
12.5
ns
tSF
SCLK fall time
5
12.5
ns
tDOCS
Data output valid after CS edge
25
ns
tSFS
CS high after SCLK edge
0
ns
1 tUCLK = 23.9 ns. It corresponds to the 41.78 MHz internal clock from the PLL before the clock divider; see Figure 67.
049
55
-05
8
SCLK
(POLARITY = 0)
CS
SCLK
(POLARITY = 1)
tSH
tSL
tSR
tSF
tSFS
MISO
MOSI
MSB IN
BITS 6 TO 1
LSB IN
tDHD
tDSU
MSB
BITS 6 TO 1
LSB
tDOCS
tDAV
tDR
tDF
tCS
Figure 18. SPI Slave Mode Timing (Phase Mode = 0)
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PDF描述 |
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参数描述 |
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