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参数资料
| 型号： | HY57V283220LTP-6 |
| 厂商： | HYNIX SEMICONDUCTOR INC |
| 元件分类： | DRAM |
| 英文描述： | 4 Banks x 1M x 32Bit Synchronous DRAM |
| 中文描述： | 4M X 32 SYNCHRONOUS DRAM, 5.5 ns, PDSO86 |
| 封装： | 0.400 X 0.875 INCH, 0.50 MM PITCH, LEAD FREE, TSOP2-86 |
| 文件页数： | 4/15页 |
| 文件大小： | 916K |
| 代理商： | HY57V283220LTP-6 |
Rev. 0.9 / July 2004
4
HY57V283220(L)T(P) / HY5V22(L)F(P)
Ball CONFIGURATION ( HY5V22(L)F(P) Series)
Ball DESCRIPTION
PIN
PIN NAME
DESCRIPTION
CLK
Clock
The system clock input. All other inputs are registered to the SDRAM on the rising edge
of CLK.
CKE
Clock Enable
Controls internal clock signal and when deactivated, the SDRAM will be one of the states
among power down, suspend or self refresh
CS
Chip Select
Enables or disables all inputs except CLK, CKE and DQM
BA0, BA1
Bank Address
Selects bank to be activated during RAS activity
Selects bank to be read/written during CAS activity
A0 ~ A11
Address
Row Address : RA0 ~ RA11, Column Address : CA0 ~ CA7
Auto-precharge flag : A10
RAS, CAS, WE
Row Address Strobe,
Column Address Strobe, Write
Enable
RAS, CAS and WE define the operation
Refer function truth table for details
DQM0~3
Data Input/Output Mask
Controls output buffers in read mode and masks input data in write mode
DQ0 ~ DQ31
Data Input/Output
Multiplexed data input / output pin
V
DD
/V
SS
Power Supply/Ground
Power supply for internal circuits and input buffers
V
DDQ
/V
SSQ
Data Output Power/Ground
Power supply for output buffers
NC
No Connection
No connection
Top View
A
B
C
D
E
F
G
H
J
K
L
M
N
P
R
DQ26
DQ24
VSS
DQ28
VDDQ
VSSQ
VSSQ
DQ27
DQ25
VSSQ
DQ29
DQ30
VDDQ
DQ31
NC
VSS
DQM3
A3
A4
A5
A6
A7
A8
NC
CLK
CKE
A9
DQM1
NC
NC
VDDQ
DQ8
VSS
VSSQ
DQ10
DQ9
VSSQ
DQ12
DQ14
DQ11
VDDQ
VSSQ
DQ13
DQ15
VSS
VDD
DQ23
DQ21
VDDQ
VSSQ
DQ19
DQ22
DQ20
VDDQ
DQ17
DQ18
VDDQ
NC
DQ16
VSSQ
A2
DQM2
VDD
A10
A0
A1
NC
BA1
A11
BA0
/CS
/RAS
/CAS
/WE
DQM0
VDD
DQ7
VSSQ
DQ6
DQ5
VDDQ
DQ1
DQ3
VDDQ
VDDQ
VSSQ
DQ4
VDD
DQ0
DQ2
1
2
3
7
8
9
4
5
6
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PDF描述 |
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