参数资料
型号: ICS270PGILF
厂商: IDT, Integrated Device Technology Inc
文件页数: 4/11页
文件大小: 0K
描述: VCXO CLK TRPL PLL PROGR 20-TSSOP
标准包装: 74
系列: VersaClock™
类型: 时钟/频率合成器,扇出缓冲器(分配)
PLL: 带旁路
输入: 晶体
输出: CMOS
电路数: 1
比率 - 输入:输出: 1:8
差分 - 输入:输出: 无/无
频率 - 最大: 200MHz
除法器/乘法器: 是/是
电源电压: 3.135 V ~ 3.465 V
工作温度: -40°C ~ 85°C
安装类型: 表面贴装
封装/外壳: 20-TSSOP(0.173",4.40mm 宽)
供应商设备封装: 20-TSSOP
包装: 管件
其它名称: 270PGILF
ICS270
TRIPLE PLL FIELD PROGRAMMABLE VCXO CLOCK
EPROM VCXO AND SYNTHESIZER
IDT / ICS TRIPLE PLL FIELD PROGRAMMABLE VCXO CLOCK
2
ICS270
REV F 051310
Pin Assignment
Pin Descriptions
13
4
12
5
11
VDD
8
9
10
GND
CLK3
CLK7
CLK1
CLK4
CLK8
17
16
CLK5
3
S1
VIN
S2
18
PDTS
1
X1
S0
VDD
20
X2
19
14
2
7
GND
CLK2
VDD
CLK6
15
6
20 pin (173 mil) TSSOP
Pin
Number
Pin
Name
Pin
Type
Pin Description
1
VIN
Input
Voltage input to VCXO. Zero to 3.3V signal which controls the VCXO
frequency
2
S0
Input
Select pin 0. Internal pull-up resistor.
3
S1
Input
Select pin 1. Internal pull-up resistor.
4VDD
Power
Connect to +3.3 V.
5
CLK1
Output
Output clock 1. Weak internal pull-down when tri-state.
6
CLK2
Output
Output clock 2. Weak internal pull-down when tri-state.
7
CLK3
Output
Output clock 3. Weak internal pull-down when tri-state.
8
CLK4
Output
Output clock 4. Weak internal pull-down when tri-state.
9
GND
Power
Connect to ground.
10
X1
XI
Crystal input. Connect this pin to a crystal.
11
X2
XO
Crystal Output. Connect this pin to a crystal.
12
VDD
Power
Connect to +3.3 V.
13
CLK5
Output
Output clock 5. Weak internal pull-down when tri-state.
14
CLK6
Output
Output clock 6. Weak internal pull-down when tri-state.
15
CLK7
Output
Output clock 7. Weak internal pull-down when tri-state.
16
CLK8
Output
Output clock 8. Weak internal pull-down when tri-state.
17
GND
Power
Connect to ground.
18
PDTS
Input
Power-down tri-state. Powers down entire chip and tri-states clock outputs
when low. Internal pull-up resisitor.
19
VDD
Power
Connect to +3.3 V.
20
S2
Input
Select pin 2. Internal pull-up resisitor.
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