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参数资料
| 型号： | ICS343MLF |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟产生/分配 |
| 英文描述： | 200 MHz, OTHER CLOCK GENERATOR, PDSO8 |
| 封装： | 0.150 INCH, LEAD FREE, SOIC-8 |
| 文件页数： | 5/7页 |
| 文件大小： | 149K |
| 代理商： | ICS343MLF |
Field Programmable Triple Output SS VersaClock
MDS 343 F
5
Revision 090704
Integrated Circuit Systems, Inc.
● 525 Race Street, San Jose, CA 95126 ● tel (408) 297-1201 ● www.icst.com
ICS343
Note 1: Example with 25 MHz crystal input with three outputs of 33.3 MHz, no load, and VDD = 3.3 V.
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3V ±5%, Ambient Temperature -40 to +85
° C
Note 1: Measured with 15 pF load.
Note 2: Duty Cycle is configuration dependent. Most configurations are minimum 45% and maximum 55%.
Note 3: ICS test mode output occurs for first 170 clock cycles on CLK3 for each PLL powered up.
Output High Voltage
(CMOS High)
VOH
IOH = -4 mA
VDD-0.4
V
Output High Voltage
VOH
IOH = -12 mA
2.4
V
Output Low Voltage
VOL
IOL = 12 mA
0.4
V
Short Circuit Current
IOS
±70
mA
Nominal Output
Impedance
ZO
20
Internal Pull-up Resistor
RPUP
PDTS pin
250
k
Internal Pull-down Resistor
RPD
CLK output
525
k
Input Capacitance
CIN
Inputs
4
pF
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
Fundamental Crystal
5
27
MHz
Input Clock
2
50
MHz
Output Frequency
0.25
200
MHz
Output Rise Time
tOR
20% to 80%, Note 1
1
ns
Output Fall Time
tOF
80% to 20%, Note 1
1
ns
Duty Cycle
Note 2
40
49-51
60
%
Power-up time
PLL lock time from
power-up, Note 3
410
ms
PDTS goes high until
stable CLK output, Spread
Spectrum Off, Note 3
0.2
2
ms
PDTS goes high until
stable CLK output, Spread
Spectrum On, Note 3
47
ms
One Sigma Clock Period Jitter
Configuration Dependent
50
ps
Maximum Absolute Jitter
tja
Deviation from Mean.
Configuration Dependent
+200
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
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PDF描述 |
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参数描述 |
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