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参数资料
| 型号： | ICS348RP |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 6/9页 |
| 文件大小： | 0K |
| 描述： | IC CLK SYNTHESIZER QUAD 20-QSOP |
| 产品变化通告： | Product Discontinuation 13/May/2009 |
| 标准包装： | 55 |
| 系列： | VersaClock™ |
| 类型： | 时钟/频率合成器 |
| PLL： | 带旁路 |
| 输入： | 时钟，晶体 |
| 输出： | LVCMOS |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:9 |
| 差分 - 输入:输出： | 无/无 |
| 频率 - 最大： | 200MHz |
| 除法器/乘法器： | 无/是 |
| 电源电压： | 3.15 V ~ 3.45 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 20-SSOP（0.154"，3.90mm 宽） |
| 供应商设备封装： | 20-QSOP |
| 包装： | 管件 |
| 其它名称： | 348RP |
ICS348
QUAD PLL FIELD PROGRAMMABLE VERSACLOCK SYNTHESIZER
EPROM CLOCK SYNTHESIZER
IDT / ICS QUAD PLL FIELD PROGRAMMABLE VERSACLOCK SYNTHESIZER 6
ICS348
REV L 051310
AC Electrical Characteristics
Unless stated otherwise, VDD = 3.3 V ±5%, Ambient Temperature -40 to +85
° C
Note 1: Measured with 15 pF load.
Note 2: Duty Cycle is configuration dependent. Most configurations are minimum 45% and maximum 55%.
Note 3: ICS test mode output occurs for first 170 clock cycles on CLK7 for each PLL powered up. PDTS transition
high on select address change.
Thermal Characteristics
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Input Frequency
FIN
Fundamental Crystal
5
27
MHz
Input Clock
2
50
MHz
Output Frequency
VDD=3.3 V
0.25
200
MHz
Output Rise Time
tOR
20% to 80%, Note 1
1
ns
Output Fall Time
tOF
80% to 20%, Note 1
1
ns
Duty Cycle
Note 2
40
49-51
60
%
Output Frequency Synthesis
Error
Configuration Dependent
TBD
ppm
Power-up time
PLL lock-time from
power-up, Note 3
310
ms
PDTS goes high until
stable CLK output, Note 3
0.22ms
One Sigma Clock Period Jitter
Configuration Dependent
50
ps
Maximum Absolute Jitter
tja
Deviation from Mean.
Configuration Dependent
+200
ps
Pin-to-Pin Skew
Low Skew Outputs
-250
250
ps
Parameter
Symbol
Conditions
Min.
Typ.
Max.
Units
Thermal Resistance Junction to
Ambient
θJA
Still air
135
° C/W
θJA
1 m/s air flow
93
° C/W
θJA
3 m/s air flow
78
° C/W
Thermal Resistance Junction to Case
θJC
60
° C/W
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