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参数资料
| 型号： | ICS527R-03 |
| 厂商： | INTEGRATED DEVICE TECHNOLOGY INC |
| 元件分类： | 时钟及定时 |
| 英文描述： | PLL BASED CLOCK DRIVER, 1 TRUE OUTPUT(S), 1 INVERTED OUTPUT(S), PDSO28 |
| 封装： | 0.150 INCH, 0.025 MM PITCH, SSOP-28 |
| 文件页数： | 4/9页 |
| 文件大小： | 204K |
| 代理商： | ICS527R-03 |
ICS527-03
CLOCK SLICER USER CONFIGURABLE PECL OUTPUT ZDB
PECL ZDB AND MULTIPLIER/DIVIDER
IDT / ICS CLOCK SLICER USER CONFIGURABLE PECL OUTPUT ZDB 4
ICS527-03
REV D 092209
Typical Example
The following connection diagram shows the implementation of the example from the previous section.
This will generate a 50 MHz clock synchronously with a 40 MHz input. The layout diagram below will
produce the waveforms shown on the right.
Note: The series termination resistor is located before
the feedback
F6
FBPECL
F5
F4
GND
F3
CLKIN
PDTS
F0
F1
F2
PECL
GND
S1
VDD
R0
VDD
DIV2
S0
R2
R1
R5
R6
R4
R3
FBPECL
RES
0.01 F
VDD
560
50 MHz
PECL output resistor network is not shown, but
is identical to PECL
VDD
40 MHz
(PECLIN shown)
50 MHz PECL
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PDF描述 |
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