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参数资料
| 型号： | ICS548AM-03LF |
| 厂商： | IDT, Integrated Device Technology Inc |
| 文件页数： | 1/7页 |
| 文件大小： | 0K |
| 描述： | IC CLK INVERTER/DIVIDER 16-SOIC |
| 标准包装： | 48 |
| 类型： | 时钟/频率合成器，时钟发生器，扇出配送 |
| PLL： | 是 |
| 输入： | LVTTL，晶体 |
| 输出： | PECL，SSTL-3 |
| 电路数： | 1 |
| 比率 - 输入:输出： | 1:4 |
| 差分 - 输入:输出： | 无/是 |
| 频率 - 最大： | 250MHz |
| 除法器/乘法器： | 是/无 |
| 电源电压： | 3 V ~ 3.6 V |
| 工作温度： | 0°C ~ 70°C |
| 安装类型： | 表面贴装 |
| 封装/外壳： | 16-SOIC（0.154"，3.90mm 宽） |
| 供应商设备封装： | 16-SOIC |
| 包装： | 管件 |
| 其它名称： | 548AM-03LF |
DATASHEET
LOW SKEW CLOCK INVERTER AND DIVIDER
ICS548A-03
IDT / ICS LOW SKEW CLOCK INVERTER AND DIVIDER
1
ICS548A-03
REV C 063006
Description
The ICS548A-03 is a low cost, low skew, high-performance
general purpose clock designed to produce a set of one
output clock, one inverted output clock, and one clock
divided-by-two. Using our patented Phase-Locked Loop
(PLL) techniques, the device operates from a frequency
range of 10 MHz to 120 MHz in the PLL mode, and up to
160 MHz in the non-PLL mode.
In applications that need to maintain low phase noise in the
clock tree, the non-PLL (when S3=S2=1) modes should be
used.
This chip is not a zero delay buffer. Many applications may
be able to use the ICS527 for zero delay dividers.
Features
Packaged in 16-pin SOIC (150 mil)
Input clock up to 160 MHz in the non-PLL mode
Provides clock outputs of CLK, CLK, and CLK/2
Low skew (500 ps) on CLK, CLK, and CLK/2
All outputs can be tri-stated
Entire chip can be powered down by changing one or two
select pins
3.3 V operating range
Available in commercial and industrial temperature
ranges
RoHS 5 (green) or RoHS 6 (green and lead free)
compliant package
Block Diagram
Input
Buffer
CLK
Clock
Synthesis
and Divider
Circuitry
Clock
input
S3:S0
4
VDD
2
GND
2
CLK
CLK/2
OE (all outputs)
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PDF描述 |
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参数描述 |
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